JPH06132489A - Ｍｏｓ型トランジスタおよびこれを利用した集積回路、ならびにｍｏｓ型トランジスタの製造方法 - Google Patents
Ｍｏｓ型トランジスタおよびこれを利用した集積回路、ならびにｍｏｓ型トランジスタの製造方法Info
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- JPH06132489A JPH06132489A JP4277277A JP27727792A JPH06132489A JP H06132489 A JPH06132489 A JP H06132489A JP 4277277 A JP4277277 A JP 4277277A JP 27727792 A JP27727792 A JP 27727792A JP H06132489 A JPH06132489 A JP H06132489A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】ＩＣの内部素子部のＬＤＤＭＯＳＦＥＴを保護
し、ＩＣの信頼性を向上させることができるＩ／Ｏ部の
ＭＯＳＦＥＴを提供する。 【構成】Ｉ／Ｏ部23のＭＯＳＦＥＴ30のＮ型ドレイン領
域34において、不純物拡散濃度がＮ+ 型拡散層34a より
も低いＮ+ 型ＬＤＤ打消拡散層34c を、Ｐ型シリコン基
板21内に深く形成して、Ｎ+ 型拡散層34a 、Ｎ- 型ＬＤ
Ｄ拡散層34b を取り囲んだ。 【効果】ＭＯＳＦＥＴは、静電耐圧が高くなり、ＭＯＳ
ＦＥＴのドレインにサージ電圧が印加されても、ＭＯＳ
ＦＥＴのＬＤＤ打消拡散層と基板との間で、サージ電流
を基板へ逃がすことができるため、ゲート酸化膜にホッ
トエレクトロンが注入されず、ソフトリークが起きな
い。
し、ＩＣの信頼性を向上させることができるＩ／Ｏ部の
ＭＯＳＦＥＴを提供する。 【構成】Ｉ／Ｏ部23のＭＯＳＦＥＴ30のＮ型ドレイン領
域34において、不純物拡散濃度がＮ+ 型拡散層34a より
も低いＮ+ 型ＬＤＤ打消拡散層34c を、Ｐ型シリコン基
板21内に深く形成して、Ｎ+ 型拡散層34a 、Ｎ- 型ＬＤ
Ｄ拡散層34b を取り囲んだ。 【効果】ＭＯＳＦＥＴは、静電耐圧が高くなり、ＭＯＳ
ＦＥＴのドレインにサージ電圧が印加されても、ＭＯＳ
ＦＥＴのＬＤＤ打消拡散層と基板との間で、サージ電流
を基板へ逃がすことができるため、ゲート酸化膜にホッ
トエレクトロンが注入されず、ソフトリークが起きな
い。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型トランジスタ
およびこれを利用した集積回路、ならびにＭＯＳ型トラ
ンジスタの製造方法に関する。
およびこれを利用した集積回路、ならびにＭＯＳ型トラ
ンジスタの製造方法に関する。
【０００２】
【従来の技術】図９に、集積回路（以下、「ＩＣ：inte
grated circuit」という）に利用されるＭＯＳ型電界効
果トランジスタ（以下、「ＭＯＳＦＥＴ：metal oxide
semiconductor field effect transistor 」という）の
基本的な断面構造を示す。ＭＯＳＦＥＴは、図９の如
く、Ｐ型シリコン基板１の表層部に、チャネル領域２を
挟んでＮ型ソース領域３およびＮ型ドレイン領域４が形
成されている。そして、シリコン基板１のチャネル領域
２上に、ソース領域３およびドレイン領域４を橋渡す状
態で、ゲート酸化膜５を介してゲート６が形成されてい
る。
grated circuit」という）に利用されるＭＯＳ型電界効
果トランジスタ（以下、「ＭＯＳＦＥＴ：metal oxide
semiconductor field effect transistor 」という）の
基本的な断面構造を示す。ＭＯＳＦＥＴは、図９の如
く、Ｐ型シリコン基板１の表層部に、チャネル領域２を
挟んでＮ型ソース領域３およびＮ型ドレイン領域４が形
成されている。そして、シリコン基板１のチャネル領域
２上に、ソース領域３およびドレイン領域４を橋渡す状
態で、ゲート酸化膜５を介してゲート６が形成されてい
る。
【０００３】近年の半導体産業の発展に伴い、素子の高
集積化が望まれており、これに対処するため、ＭＯＳＦ
ＥＴの微細化が行われている。すなわち、ＭＯＳＦＥＴ
の微細化は、Dennard 等の提唱したスケーリング則に従
って、ＭＯＳＦＥＴの各部の寸法をスケールダウンさせ
て、素子の高集積化に対応している。スケーリングの基
本的な考え方は、ＭＯＳＦＥＴの横方向の寸法、すなわ
ちチャネル領域２の長さ、幅を１／α（α：スケーリン
グ係数）にした場合、ＭＯＳＦＥＴの縦方向の寸法、す
なわちゲート酸化膜５の厚さ、ソース領域３およびドレ
イン領域４の接合深さも１／αに縮小比例する。それと
同時に、電圧もすべて１／αにすることにより、ＭＯＳ
ＦＥＴの各部の電位分布を一定に保つのである。
集積化が望まれており、これに対処するため、ＭＯＳＦ
ＥＴの微細化が行われている。すなわち、ＭＯＳＦＥＴ
の微細化は、Dennard 等の提唱したスケーリング則に従
って、ＭＯＳＦＥＴの各部の寸法をスケールダウンさせ
て、素子の高集積化に対応している。スケーリングの基
本的な考え方は、ＭＯＳＦＥＴの横方向の寸法、すなわ
ちチャネル領域２の長さ、幅を１／α（α：スケーリン
グ係数）にした場合、ＭＯＳＦＥＴの縦方向の寸法、す
なわちゲート酸化膜５の厚さ、ソース領域３およびドレ
イン領域４の接合深さも１／αに縮小比例する。それと
同時に、電圧もすべて１／αにすることにより、ＭＯＳ
ＦＥＴの各部の電位分布を一定に保つのである。
【０００４】上記スケーリング則によると、電圧はすべ
て１／αにスケールダウンしなければならない。しか
し、実際はこの基本原則が守られておらず、微細化した
ＭＯＳＦＥＴの電源電圧は、スケーリング前の電源電圧
で一定のまま使用されていた。ドレイン領域４−ソース
領域３間の電圧ＶDSが一定のままで、チャネル領域２の
長さ（チャネル長）をどんどん短くしていくと、チャネ
ル領域２のドレイン領域４側端部にある空乏層内の電界
が非常に大きくなる。その結果、図９に示すように、電
子は高速に加速され、シリコン基板１のシリコン結晶と
衝突して雪崩的に電子と正孔を発生させる。この現象
は、アバランシェといわれ、このとき発生した高エネル
ギーの電子、いわゆるホットエレクトロンの一部が、ゲ
ート酸化膜５に飛び込み、捕獲される。ゲート酸化膜５
にホットエレクトロンが捕獲されると、ＭＯＳＦＥＴの
しきい値電圧ＶTHが変化する。すなわち、正のゲート電
圧Ｖ GSを加えると、チャネル領域２に加わる電圧は実効
的に下がり、しきい値電圧Ｖ THが上がる。この現象は、
ＭＯＳＦＥＴの動作に伴って生ずるため、ＩＣの誤動作
が生じる。これを、一般にホットエレクトロン効果と呼
んでいる。
て１／αにスケールダウンしなければならない。しか
し、実際はこの基本原則が守られておらず、微細化した
ＭＯＳＦＥＴの電源電圧は、スケーリング前の電源電圧
で一定のまま使用されていた。ドレイン領域４−ソース
領域３間の電圧ＶDSが一定のままで、チャネル領域２の
長さ（チャネル長）をどんどん短くしていくと、チャネ
ル領域２のドレイン領域４側端部にある空乏層内の電界
が非常に大きくなる。その結果、図９に示すように、電
子は高速に加速され、シリコン基板１のシリコン結晶と
衝突して雪崩的に電子と正孔を発生させる。この現象
は、アバランシェといわれ、このとき発生した高エネル
ギーの電子、いわゆるホットエレクトロンの一部が、ゲ
ート酸化膜５に飛び込み、捕獲される。ゲート酸化膜５
にホットエレクトロンが捕獲されると、ＭＯＳＦＥＴの
しきい値電圧ＶTHが変化する。すなわち、正のゲート電
圧Ｖ GSを加えると、チャネル領域２に加わる電圧は実効
的に下がり、しきい値電圧Ｖ THが上がる。この現象は、
ＭＯＳＦＥＴの動作に伴って生ずるため、ＩＣの誤動作
が生じる。これを、一般にホットエレクトロン効果と呼
んでいる。
【０００５】ホットエレクトロン効果を抑制するために
は、ドレイン領域４近傍での空乏層内の電界を弱めるこ
とが必要である。このため、各種の工夫がデバイスの構
造に取り入られている。その代表的なものが、ＬＤＤ(l
ightly doped drain) 構造を有するＭＯＳＦＥＴ（以
下、「ＬＤＤＭＯＳＦＥＴ」という）である。図１０
に、ＬＤＤＭＯＳＦＥＴの概略的な断面構造を示す。Ｌ
ＤＤＭＯＳＦＥＴは、図１０の如く、ドレイン領域４の
不純物分布をなるべくなだらかにするように、ドレイン
領域４を、Ｎ+ 型拡散層４ａと、Ｎ+ 型拡散層４ａのソ
ース領域３側端部に設けられ、Ｎ+ 型拡散層４ａよりも
不純物濃度が低いＮ- 型ＬＤＤ拡散層４ｂとから構成し
ている。また、ソース領域３も、Ｎ+ 型拡散層３ａと、
Ｎ + 型拡散層３ａのドレイン領域４側端部に設けられ、
Ｎ+ 型拡散層３ａよりも不純物濃度が低いＮ- 型拡散層
３ｂとから構成されている。
は、ドレイン領域４近傍での空乏層内の電界を弱めるこ
とが必要である。このため、各種の工夫がデバイスの構
造に取り入られている。その代表的なものが、ＬＤＤ(l
ightly doped drain) 構造を有するＭＯＳＦＥＴ（以
下、「ＬＤＤＭＯＳＦＥＴ」という）である。図１０
に、ＬＤＤＭＯＳＦＥＴの概略的な断面構造を示す。Ｌ
ＤＤＭＯＳＦＥＴは、図１０の如く、ドレイン領域４の
不純物分布をなるべくなだらかにするように、ドレイン
領域４を、Ｎ+ 型拡散層４ａと、Ｎ+ 型拡散層４ａのソ
ース領域３側端部に設けられ、Ｎ+ 型拡散層４ａよりも
不純物濃度が低いＮ- 型ＬＤＤ拡散層４ｂとから構成し
ている。また、ソース領域３も、Ｎ+ 型拡散層３ａと、
Ｎ + 型拡散層３ａのドレイン領域４側端部に設けられ、
Ｎ+ 型拡散層３ａよりも不純物濃度が低いＮ- 型拡散層
３ｂとから構成されている。
【０００６】上記ＬＤＤＭＯＳＦＥＴの製造方法につい
て、図１０を参照して簡単に説明する。まず、Ｐ型シリ
コン基板１上にフィールド酸化膜７およびゲート酸化膜
５を形成した後、ゲート酸化膜５上にゲート６を形成す
る。次に、ゲート６をマスクとしてＰ+ を低濃度に注入
拡散し、チャネル領域２を挟んでＮ- 型拡散層３ｂおよ
びＮ- 型ＬＤＤ拡散層４ｂをそれぞれ形成する。そし
て、ゲート６の両側に一対のサイドスペーサ８，９をそ
れぞれ形成し、ゲート６および一対のサイドスペーサ
８，９をマスクとしてＡｓ+ 、Ｐ+ を高濃度に注入拡散
し、Ｎ- 型拡散層３ｂおよびＮ- 型ＬＤＤ拡散層４ｂの
ゲート６側端部より外側においてチャネル領域２を挟ん
で、Ｎ+ 型拡散層３ａ，４ａをそれぞれ形成する。
て、図１０を参照して簡単に説明する。まず、Ｐ型シリ
コン基板１上にフィールド酸化膜７およびゲート酸化膜
５を形成した後、ゲート酸化膜５上にゲート６を形成す
る。次に、ゲート６をマスクとしてＰ+ を低濃度に注入
拡散し、チャネル領域２を挟んでＮ- 型拡散層３ｂおよ
びＮ- 型ＬＤＤ拡散層４ｂをそれぞれ形成する。そし
て、ゲート６の両側に一対のサイドスペーサ８，９をそ
れぞれ形成し、ゲート６および一対のサイドスペーサ
８，９をマスクとしてＡｓ+ 、Ｐ+ を高濃度に注入拡散
し、Ｎ- 型拡散層３ｂおよびＮ- 型ＬＤＤ拡散層４ｂの
ゲート６側端部より外側においてチャネル領域２を挟ん
で、Ｎ+ 型拡散層３ａ，４ａをそれぞれ形成する。
【０００７】
【発明が解決しようとする課題】上記ＬＤＤＭＯＳＦＥ
Ｔは、Ｎ- 型ＬＤＤ拡散層４ｂがドレイン領域４近傍に
おける高電界を緩和することにより、ここにできる空乏
層の電界が高くならないで済む。このため、アバランシ
ェ現象が生じにくくなり、高エネルギーのホットエレク
トロンが発生しにくくなる。よって、ホットエレクトロ
ン効果を防止できる。
Ｔは、Ｎ- 型ＬＤＤ拡散層４ｂがドレイン領域４近傍に
おける高電界を緩和することにより、ここにできる空乏
層の電界が高くならないで済む。このため、アバランシ
ェ現象が生じにくくなり、高エネルギーのホットエレク
トロンが発生しにくくなる。よって、ホットエレクトロ
ン効果を防止できる。
【０００８】ＬＤＤＭＯＳＦＥＴは、ＩＣの製造プロセ
スに関係上、図１１の如く、ＩＣ１０の内部素子部１１
のみならず、内部素子部１１との入出力を行う入出力部
（以下、「Ｉ／Ｏ(input/output)部」という）１２にも
使用されるのが通常である。すなわち、内部素子部１１
のＬＤＤＭＯＳＦＥＴ１３のドレインと、Ｉ／Ｏ部１２
のＬＤＤＭＯＳＦＥＴ１４のソースとが接続されてい
る。
スに関係上、図１１の如く、ＩＣ１０の内部素子部１１
のみならず、内部素子部１１との入出力を行う入出力部
（以下、「Ｉ／Ｏ(input/output)部」という）１２にも
使用されるのが通常である。すなわち、内部素子部１１
のＬＤＤＭＯＳＦＥＴ１３のドレインと、Ｉ／Ｏ部１２
のＬＤＤＭＯＳＦＥＴ１４のソースとが接続されてい
る。
【０００９】しかしながら、ＬＤＤＭＯＳＦＥＴは静電
耐圧が低く、しかも内部素子部１１のＬＤＤＭＯＳＦＥ
Ｔ１３のチャネル長は、図１１に示すように、Ｉ／Ｏ部
１２のＬＤＤＭＯＳＦＥＴ１４のチャネル長よりも短く
設けられている。したがって、ＬＤＤＭＯＳＦＥＴ１３
は、上述の如く、Ｎ+ 型領域４ａ端部にＮ- 型ＬＤＤ拡
散層４ｂを打ち込んでおり、図１２（ａ）のように、ド
レイン領域４近傍で空乏層ＤＬが拡がり、空乏層ＤＬと
シリコン基板１との間で高電荷が集まり、ドレイン領域
４近傍に高抵抗層ができる。この状態で、ＬＤＤＭＯＳ
ＦＥＴ１３のドレインに電圧が加わると、Ｎ+ 型領域４
ａとＮ- 型ＬＤＤ拡散層４ｂとの接合部（以下、「ドレ
インジャンクション」という）Ｊに電荷が集中し、ドレ
インジャンクションＪが破壊される。
耐圧が低く、しかも内部素子部１１のＬＤＤＭＯＳＦＥ
Ｔ１３のチャネル長は、図１１に示すように、Ｉ／Ｏ部
１２のＬＤＤＭＯＳＦＥＴ１４のチャネル長よりも短く
設けられている。したがって、ＬＤＤＭＯＳＦＥＴ１３
は、上述の如く、Ｎ+ 型領域４ａ端部にＮ- 型ＬＤＤ拡
散層４ｂを打ち込んでおり、図１２（ａ）のように、ド
レイン領域４近傍で空乏層ＤＬが拡がり、空乏層ＤＬと
シリコン基板１との間で高電荷が集まり、ドレイン領域
４近傍に高抵抗層ができる。この状態で、ＬＤＤＭＯＳ
ＦＥＴ１３のドレインに電圧が加わると、Ｎ+ 型領域４
ａとＮ- 型ＬＤＤ拡散層４ｂとの接合部（以下、「ドレ
インジャンクション」という）Ｊに電荷が集中し、ドレ
インジャンクションＪが破壊される。
【００１０】そのため、Ｉ／Ｏ部１２のＬＤＤＭＯＳＦ
ＥＴ１４のドレインに接続されている入出力パット１５
（図１１参照）に静電パルスのような高電圧（サージ電
圧）が印加されると、図１２（ｂ）のように、内部素子
部１１のＬＤＤＭＯＳＦＥＴ１３において、上述のホッ
トエレクトロン効果が発生し、ゲート酸化膜５にホット
エレクトロンが注入され、ソフトリークを起こす。これ
により、ＩＣ１０の誤動作につながり、ＩＣ１０の信頼
性が低下する。
ＥＴ１４のドレインに接続されている入出力パット１５
（図１１参照）に静電パルスのような高電圧（サージ電
圧）が印加されると、図１２（ｂ）のように、内部素子
部１１のＬＤＤＭＯＳＦＥＴ１３において、上述のホッ
トエレクトロン効果が発生し、ゲート酸化膜５にホット
エレクトロンが注入され、ソフトリークを起こす。これ
により、ＩＣ１０の誤動作につながり、ＩＣ１０の信頼
性が低下する。
【００１１】本発明は、上記に鑑み、集積回路の信頼性
を向上させ得るＭＯＳ型トランジスタおよびこれを利用
した集積回路、ならびにＭＯＳ型トランジスタの製造方
法の提供を目的とする。
を向上させ得るＭＯＳ型トランジスタおよびこれを利用
した集積回路、ならびにＭＯＳ型トランジスタの製造方
法の提供を目的とする。
【００１２】
【課題を解決するための手段および作用】上記目的を達
成するための請求項１記載のＭＯＳ型トランジスタは、
ＬＤＤＭＯＳ型トランジスタが内部素子部に使用されて
いる集積回路において、内部素子部との入出力を行う入
出力部に使用されるものであって、チャネル領域、なら
びにチャネル領域を挟んでソース領域およびドレイン領
域が形成された半導体基板と、半導体基板のチャネル領
域上に、ソース領域およびドレイン領域を橋渡す状態
で、ゲート絶縁膜を介して形成されたゲートとを備え、
上記チャネル領域の長さは、内部素子のＬＤＤＭＯＳ型
トランジスタのチャネル長よりも長く設けられており、
上記ドレイン領域は、ドレイン拡散層と、ドレイン拡散
層のソース領域側端部においてドレイン拡散層よりも浅
く形成され、不純物拡散濃度がドレイン拡散層よりも薄
いＬＤＤ拡散層と、ドレイン拡散層およびＬＤＤ拡散層
を取り囲むようにドレイン拡散層よりも深く形成され、
不純物拡散濃度がドレイン拡散層よりも薄く、かつＬＤ
Ｄ拡散層よりも濃いＬＤＤ打消拡散層とから構成されて
いるものである。
成するための請求項１記載のＭＯＳ型トランジスタは、
ＬＤＤＭＯＳ型トランジスタが内部素子部に使用されて
いる集積回路において、内部素子部との入出力を行う入
出力部に使用されるものであって、チャネル領域、なら
びにチャネル領域を挟んでソース領域およびドレイン領
域が形成された半導体基板と、半導体基板のチャネル領
域上に、ソース領域およびドレイン領域を橋渡す状態
で、ゲート絶縁膜を介して形成されたゲートとを備え、
上記チャネル領域の長さは、内部素子のＬＤＤＭＯＳ型
トランジスタのチャネル長よりも長く設けられており、
上記ドレイン領域は、ドレイン拡散層と、ドレイン拡散
層のソース領域側端部においてドレイン拡散層よりも浅
く形成され、不純物拡散濃度がドレイン拡散層よりも薄
いＬＤＤ拡散層と、ドレイン拡散層およびＬＤＤ拡散層
を取り囲むようにドレイン拡散層よりも深く形成され、
不純物拡散濃度がドレイン拡散層よりも薄く、かつＬＤ
Ｄ拡散層よりも濃いＬＤＤ打消拡散層とから構成されて
いるものである。
【００１３】上記入出力部のＭＯＳ型トランジスタのド
レイン領域においては、不純物拡散濃度がドレイン拡散
層よりも低いＬＤＤ打消拡散層を、半導体基板内に深く
形成して、ドレイン拡散層、ＬＤＤ拡散層を取り囲んで
いるので、電流は、ゲート側よりも半導体基板側に流れ
やすくなる。つまり、静電耐圧が向上する。請求項２記
載の集積回路は、請求項１記載のＭＯＳ型トランジスタ
が入出力部に使用され、ＬＤＤＭＯＳ型トランジスタが
内部素子部に使用されているものである。
レイン領域においては、不純物拡散濃度がドレイン拡散
層よりも低いＬＤＤ打消拡散層を、半導体基板内に深く
形成して、ドレイン拡散層、ＬＤＤ拡散層を取り囲んで
いるので、電流は、ゲート側よりも半導体基板側に流れ
やすくなる。つまり、静電耐圧が向上する。請求項２記
載の集積回路は、請求項１記載のＭＯＳ型トランジスタ
が入出力部に使用され、ＬＤＤＭＯＳ型トランジスタが
内部素子部に使用されているものである。
【００１４】上記集積回路において、入出力部のＭＯＳ
型トランジスタは、静電耐圧が高く、電流が半導体基板
に流れやすくなっているので、入出力部のＭＯＳ型トラ
ンジスタのドレインに静電パルスのような高電圧（サー
ジ電圧）が印加されても、入出力部のＭＯＳ型トランジ
スタのＬＤＤ打消拡散層と半導体基板との間で、サージ
電流を半導体基板へ逃がすことができる。
型トランジスタは、静電耐圧が高く、電流が半導体基板
に流れやすくなっているので、入出力部のＭＯＳ型トラ
ンジスタのドレインに静電パルスのような高電圧（サー
ジ電圧）が印加されても、入出力部のＭＯＳ型トランジ
スタのＬＤＤ打消拡散層と半導体基板との間で、サージ
電流を半導体基板へ逃がすことができる。
【００１５】そのため、ゲート絶縁膜にホットキャリア
が注入されることもない。よって、ソフトリークを無く
し、集積回路の信頼性を向上させることができる。請求
項３記載のＭＯＳ型トランジスタの製造方法は、上記内
部素子のＬＤＤＭＯＳ型トランジスタと並行して請求項
１記載のＭＯＳ型トランジスタを製造するための方法で
あって、半導体基板上にゲート絶縁膜およびゲートを順
次形成する工程、ゲートをマスクとして、半導体基板へ
ＬＤＤ打消イオンを深く注入する工程、ゲートをマスク
として、前記工程で形成されたＬＤＤ打消イオン注入領
域内へ、ＬＤＤ打消イオンよりもイオン濃度が薄いＬＤ
Ｄイオンを浅く注入する工程、ゲートのドレイン領域側
にサイドスペーサを形成した後、ゲートおよびサイドス
ペーサをマスクとして、上記ＬＤＤ打消イオン注入領域
内へ、ＬＤＤ打消イオンよりもイオン濃度が薄いドレイ
ンイオンを、ＬＤＤ打消イオンよりも浅く、かつＬＤＤ
イオンよりも深く注入する工程、ならびにアニールによ
り、ＬＤＤ打消イオン、ＬＤＤイオンおよびドレインイ
オンをそれぞれ所定の状態に拡散させ、自己整合的にド
レイン領域を形成する工程を含むものである。
が注入されることもない。よって、ソフトリークを無く
し、集積回路の信頼性を向上させることができる。請求
項３記載のＭＯＳ型トランジスタの製造方法は、上記内
部素子のＬＤＤＭＯＳ型トランジスタと並行して請求項
１記載のＭＯＳ型トランジスタを製造するための方法で
あって、半導体基板上にゲート絶縁膜およびゲートを順
次形成する工程、ゲートをマスクとして、半導体基板へ
ＬＤＤ打消イオンを深く注入する工程、ゲートをマスク
として、前記工程で形成されたＬＤＤ打消イオン注入領
域内へ、ＬＤＤ打消イオンよりもイオン濃度が薄いＬＤ
Ｄイオンを浅く注入する工程、ゲートのドレイン領域側
にサイドスペーサを形成した後、ゲートおよびサイドス
ペーサをマスクとして、上記ＬＤＤ打消イオン注入領域
内へ、ＬＤＤ打消イオンよりもイオン濃度が薄いドレイ
ンイオンを、ＬＤＤ打消イオンよりも浅く、かつＬＤＤ
イオンよりも深く注入する工程、ならびにアニールによ
り、ＬＤＤ打消イオン、ＬＤＤイオンおよびドレインイ
オンをそれぞれ所定の状態に拡散させ、自己整合的にド
レイン領域を形成する工程を含むものである。
【００１６】上記製造方法によると、ＬＤＤ構造を形成
する前、すなわちＬＤＤイオンを注入する前に、ゲート
をマスクとして、不純物濃度がドレインイオンよりも低
く、かつＬＤＤイオンよりも高いＬＤＤ打消イオンを、
半導体基板へ深く注入するだけで、静電耐圧が高く、内
部素子のＬＤＤＭＯＳ型トランジスタのドレインジャン
クションの破壊およびソフトリークを防止する、入出力
部２３のＭＯＳ型トランジスタを、内部素子のＬＤＤＭ
ＯＳ型トランジスタと並行して半導体基板に作り込むこ
とができる。
する前、すなわちＬＤＤイオンを注入する前に、ゲート
をマスクとして、不純物濃度がドレインイオンよりも低
く、かつＬＤＤイオンよりも高いＬＤＤ打消イオンを、
半導体基板へ深く注入するだけで、静電耐圧が高く、内
部素子のＬＤＤＭＯＳ型トランジスタのドレインジャン
クションの破壊およびソフトリークを防止する、入出力
部２３のＭＯＳ型トランジスタを、内部素子のＬＤＤＭ
ＯＳ型トランジスタと並行して半導体基板に作り込むこ
とができる。
【００１７】
【実施例】以下、本発明の一実施例を添付図面に基づい
て詳述する。図７は本発明の一実施例に係るＭＯＳＦＥ
Ｔが利用されるＩＣの構成を簡略化して示す図、図８は
ＩＣの等価回路図である。図７、図８を参照しつつ、本
実施例に係るＭＯＳＦＥＴが利用されるＩＣ２０の構成
について説明する。
て詳述する。図７は本発明の一実施例に係るＭＯＳＦＥ
Ｔが利用されるＩＣの構成を簡略化して示す図、図８は
ＩＣの等価回路図である。図７、図８を参照しつつ、本
実施例に係るＭＯＳＦＥＴが利用されるＩＣ２０の構成
について説明する。
【００１８】ＩＣ２０は、図７の如く、１つのＰ型シリ
コン基板２１上に、所定の集積回路設計に基づいて電子
回路が高密度に作り込まれている。すなわち、ＩＣ２０
は、Ｐ型シリコン基板２１の中央部に例えばＣＰＵ等を
含む内部素子部２２が形成されており、内部素子部２２
の周囲に、当該内部素子部２２と周辺回路（図示せず）
との間で入出力を行う複数のＩ／Ｏ部２３が形成されて
いる。そして、内部素子部２２には、図８の如く、ＬＤ
ＤＭＯＳＦＥＴ２４が使用されており、各Ｉ／Ｏ部２３
には、本実施例に係るＭＯＳＦＥＴ３０が使用されてい
る。また、内部素子部２２のＬＤＤＭＯＳＦＥＴ２４の
ドレインには、Ｉ／Ｏ部２３のＭＯＳＦＥＴ３０が接続
されており、ＭＯＳＦＥＴ３０に入出力パッド２５が接
続されている。
コン基板２１上に、所定の集積回路設計に基づいて電子
回路が高密度に作り込まれている。すなわち、ＩＣ２０
は、Ｐ型シリコン基板２１の中央部に例えばＣＰＵ等を
含む内部素子部２２が形成されており、内部素子部２２
の周囲に、当該内部素子部２２と周辺回路（図示せず）
との間で入出力を行う複数のＩ／Ｏ部２３が形成されて
いる。そして、内部素子部２２には、図８の如く、ＬＤ
ＤＭＯＳＦＥＴ２４が使用されており、各Ｉ／Ｏ部２３
には、本実施例に係るＭＯＳＦＥＴ３０が使用されてい
る。また、内部素子部２２のＬＤＤＭＯＳＦＥＴ２４の
ドレインには、Ｉ／Ｏ部２３のＭＯＳＦＥＴ３０が接続
されており、ＭＯＳＦＥＴ３０に入出力パッド２５が接
続されている。
【００１９】図１は本発明の第１実施例に係るＭＯＳＦ
ＥＴの構造を示す概略断面図である。図１を参照しつ
つ、本実施例に係るＭＯＳＦＥＴ３０の構造について説
明する。本実施例のＭＯＳＦＥＴ３０は、図１の如く、
Ｐ型シリコン基板２１の表面上に形成されたフィールド
酸化膜３１により素子分離されており、フィールド酸化
膜３１により分離された領域のシリコン基板２１の表層
部に、チャネル領域３２、ならびにチャネル領域３２を
挟んでＮ型ソース領域３３およびＮ型ドレイン領域３４
が形成されている。そして、シリコン基板２１のチャネ
ル領域３２上に、ソース領域３３およびドレイン領域３
４を橋渡す状態で、ゲート酸化膜３５を介してゲート３
６が設けられている。
ＥＴの構造を示す概略断面図である。図１を参照しつ
つ、本実施例に係るＭＯＳＦＥＴ３０の構造について説
明する。本実施例のＭＯＳＦＥＴ３０は、図１の如く、
Ｐ型シリコン基板２１の表面上に形成されたフィールド
酸化膜３１により素子分離されており、フィールド酸化
膜３１により分離された領域のシリコン基板２１の表層
部に、チャネル領域３２、ならびにチャネル領域３２を
挟んでＮ型ソース領域３３およびＮ型ドレイン領域３４
が形成されている。そして、シリコン基板２１のチャネ
ル領域３２上に、ソース領域３３およびドレイン領域３
４を橋渡す状態で、ゲート酸化膜３５を介してゲート３
６が設けられている。
【００２０】Ｐ型シリコン基板２１は、比抵抗が５〜２
０Ωｃｍくらいの比較的不純物濃度が低いものが用いら
れている。フィールド酸化膜３１は、例えばＳｉＯ2 等
の絶縁物質からなり、素子分離のために約１００００Å
程度に厚く設けられている。チャネル領域３２の長さ
（チャネル長）は、内部素子部２２で使用されているＬ
ＤＤＭＯＳＦＥＴ２４のチャネル長よりも長く設定され
ている。
０Ωｃｍくらいの比較的不純物濃度が低いものが用いら
れている。フィールド酸化膜３１は、例えばＳｉＯ2 等
の絶縁物質からなり、素子分離のために約１００００Å
程度に厚く設けられている。チャネル領域３２の長さ
（チャネル長）は、内部素子部２２で使用されているＬ
ＤＤＭＯＳＦＥＴ２４のチャネル長よりも長く設定され
ている。
【００２１】Ｎ型ドレイン領域３４は、Ｎ+ 型拡散層３
４ａと、Ｎ+ 型拡散層３４ａのソース領域３３側端部に
おいてＮ+ 型拡散層３４ａよりも浅く形成され、不純物
拡散濃度がＮ+ 型拡散層３４ａよりも薄いＮ- 型ＬＤＤ
拡散層３４ｂと、Ｎ+ 型拡散層３４ａおよびＮ- 型ＬＤ
Ｄ拡散層３４ｂを取り囲むようにＮ+ 型拡散層３４ａよ
りも深く形成され、不純物拡散濃度がＮ+ 型拡散層３４
ａよりも薄く、かつＮ - 型ＬＤＤ拡散層３４ｂよりも濃
いＮ+ 型ＬＤＤ打消拡散層３４ｃとから構成されてい
る。つまり、不純物分布をなるべくなだらかにしたＮ+
型拡散層３４ａ、Ｎ- 型ＬＤＤ拡散層３４ｂ（以下、
「ＬＤＤ構造部３４ａ，３４ｂ」という）を、Ｎ+ 型Ｌ
ＤＤ打消拡散層３４ｃで取り囲んで、見かけ上シングド
レイン構造としている。
４ａと、Ｎ+ 型拡散層３４ａのソース領域３３側端部に
おいてＮ+ 型拡散層３４ａよりも浅く形成され、不純物
拡散濃度がＮ+ 型拡散層３４ａよりも薄いＮ- 型ＬＤＤ
拡散層３４ｂと、Ｎ+ 型拡散層３４ａおよびＮ- 型ＬＤ
Ｄ拡散層３４ｂを取り囲むようにＮ+ 型拡散層３４ａよ
りも深く形成され、不純物拡散濃度がＮ+ 型拡散層３４
ａよりも薄く、かつＮ - 型ＬＤＤ拡散層３４ｂよりも濃
いＮ+ 型ＬＤＤ打消拡散層３４ｃとから構成されてい
る。つまり、不純物分布をなるべくなだらかにしたＮ+
型拡散層３４ａ、Ｎ- 型ＬＤＤ拡散層３４ｂ（以下、
「ＬＤＤ構造部３４ａ，３４ｂ」という）を、Ｎ+ 型Ｌ
ＤＤ打消拡散層３４ｃで取り囲んで、見かけ上シングド
レイン構造としている。
【００２２】Ｎ型ソース領域３３は、ドレイン領域３４
と同様の構造を有している。すなわち、Ｎ型ソース領域
３３は、Ｎ+ 型拡散層３３ａと、Ｎ+ 型拡散層３４ａの
ドレイン領域３４側端部においてＮ+ 型拡散層３３ａよ
りも浅く形成され、不純物拡散濃度がＮ+ 型拡散層３３
ａよりも薄いＮ- 型拡散層３３ｂと、Ｎ+ 型拡散層３３
ａおよびＮ- 型拡散層３３ｂを取り囲むようにＮ+ 型拡
散層３３ａよりも深く形成され、不純物拡散濃度がＮ+
型拡散層３３ａよりも薄く、かつＮ- 型拡散層３３ｂよ
りも濃いＮ+ 型拡散層３３ｃとから構成されている。
と同様の構造を有している。すなわち、Ｎ型ソース領域
３３は、Ｎ+ 型拡散層３３ａと、Ｎ+ 型拡散層３４ａの
ドレイン領域３４側端部においてＮ+ 型拡散層３３ａよ
りも浅く形成され、不純物拡散濃度がＮ+ 型拡散層３３
ａよりも薄いＮ- 型拡散層３３ｂと、Ｎ+ 型拡散層３３
ａおよびＮ- 型拡散層３３ｂを取り囲むようにＮ+ 型拡
散層３３ａよりも深く形成され、不純物拡散濃度がＮ+
型拡散層３３ａよりも薄く、かつＮ- 型拡散層３３ｂよ
りも濃いＮ+ 型拡散層３３ｃとから構成されている。
【００２３】ゲート酸化膜３５は、例えばＳｉＯ2 等の
絶縁物質からなり、その膜厚が約２５０Å程度に薄く設
けられていると共に、フィールド酸化膜３１に接続して
いる。ゲート３６は、例えばリンを高濃度にドープして
低抵抗化したポリシリコン等の導電性物質からなり、ゲ
ート３６のソース領域３３側およびドレイン領域３４側
端部には、ドレイン領域３４内にＬＤＤ構造部３４ａ，
３４ｂを形成するための、例えばＳｉＯ2 等の絶縁物質
からなる一対のサイドスペーサ３７，３８が被着されて
いる。すなわち、ゲート３６はＳｉＯ2 等の絶縁膜によ
り取り囲まれている。
絶縁物質からなり、その膜厚が約２５０Å程度に薄く設
けられていると共に、フィールド酸化膜３１に接続して
いる。ゲート３６は、例えばリンを高濃度にドープして
低抵抗化したポリシリコン等の導電性物質からなり、ゲ
ート３６のソース領域３３側およびドレイン領域３４側
端部には、ドレイン領域３４内にＬＤＤ構造部３４ａ，
３４ｂを形成するための、例えばＳｉＯ2 等の絶縁物質
からなる一対のサイドスペーサ３７，３８が被着されて
いる。すなわち、ゲート３６はＳｉＯ2 等の絶縁膜によ
り取り囲まれている。
【００２４】さらに、シリコン基板２１の全面は、Ｐド
ープのＳｉＯ2 であるＰＳＧ(phospho-silicate glass)
中にＢを混入したＢＰＳＧ(boron-phospho-silicate gl
ass)等の絶縁物質からなる層間絶縁膜３９で被覆されて
いる。そして、層間絶縁膜３９およびゲート酸化膜３５
において、ソース領域３３のＮ+ 型拡散層３３ａに対応
する部分には、ソースコンタクトホール４０が形成され
ており、ソースコンタクトホール４０を通してソース電
極配線４１がＮ+ 型拡散層３３ａに接触するように形成
されている。また、同様にドレイン領域３４のＮ+ 型拡
散層３４ａに対応する部分には、ドレインコンタクトホ
ール４２が形成されており、ドレインコンタクトホール
４２を通してドレイン電極配線４３がＮ+ 型拡散層３４
ａに接触するように形成されている。さらに、ゲート３
６に対応する部分には、ゲートコンタクトホール４４が
形成されており、ゲートコンタクトホール４４を通して
ゲート電極配線４５がゲート３６に接触するように形成
されている。それゆえ、ソース電極配線４１、ドレイン
電極配線４３およびゲート電極配線４５は、層間絶縁膜
３９により互いに絶縁されている。
ープのＳｉＯ2 であるＰＳＧ(phospho-silicate glass)
中にＢを混入したＢＰＳＧ(boron-phospho-silicate gl
ass)等の絶縁物質からなる層間絶縁膜３９で被覆されて
いる。そして、層間絶縁膜３９およびゲート酸化膜３５
において、ソース領域３３のＮ+ 型拡散層３３ａに対応
する部分には、ソースコンタクトホール４０が形成され
ており、ソースコンタクトホール４０を通してソース電
極配線４１がＮ+ 型拡散層３３ａに接触するように形成
されている。また、同様にドレイン領域３４のＮ+ 型拡
散層３４ａに対応する部分には、ドレインコンタクトホ
ール４２が形成されており、ドレインコンタクトホール
４２を通してドレイン電極配線４３がＮ+ 型拡散層３４
ａに接触するように形成されている。さらに、ゲート３
６に対応する部分には、ゲートコンタクトホール４４が
形成されており、ゲートコンタクトホール４４を通して
ゲート電極配線４５がゲート３６に接触するように形成
されている。それゆえ、ソース電極配線４１、ドレイン
電極配線４３およびゲート電極配線４５は、層間絶縁膜
３９により互いに絶縁されている。
【００２５】ソース電極配線４１、ドレイン電極配線４
３およびゲート電極配線４５は、Ａｌ等の導電性物質か
らなり、各電極配線４１，４３，４５上においては、Ｍ
ＯＳＦＥＴ３０の表面を保護すると共に、外部からの汚
染物質の侵入を防止するための、例えばＰＳＧ等の絶縁
物質からなるパッシベーション膜４６が、シリコン基板
２１の全面に積層されている。
３およびゲート電極配線４５は、Ａｌ等の導電性物質か
らなり、各電極配線４１，４３，４５上においては、Ｍ
ＯＳＦＥＴ３０の表面を保護すると共に、外部からの汚
染物質の侵入を防止するための、例えばＰＳＧ等の絶縁
物質からなるパッシベーション膜４６が、シリコン基板
２１の全面に積層されている。
【００２６】上記Ｉ／Ｏ部２３のＭＯＳＦＥＴ３０のＮ
型ドレイン領域３４においては、不純物拡散濃度がＮ+
型拡散層３４ａよりも低いＮ+ 型ＬＤＤ打消拡散層３４
ｃを、Ｐ型シリコン基板２１内に深く形成して、Ｎ+ 型
拡散層３４ａ、Ｎ- 型ＬＤＤ拡散層３４ｂ、すなわちＬ
ＤＤ構造部３４ａ，３４ｂを取り囲んでいるので、電流
は、図２において一点鎖線の矢印で示すように、ゲート
３６側よりもむしろシリコン基板２１側に流れやすくな
る。つまり、静電耐圧が向上する。
型ドレイン領域３４においては、不純物拡散濃度がＮ+
型拡散層３４ａよりも低いＮ+ 型ＬＤＤ打消拡散層３４
ｃを、Ｐ型シリコン基板２１内に深く形成して、Ｎ+ 型
拡散層３４ａ、Ｎ- 型ＬＤＤ拡散層３４ｂ、すなわちＬ
ＤＤ構造部３４ａ，３４ｂを取り囲んでいるので、電流
は、図２において一点鎖線の矢印で示すように、ゲート
３６側よりもむしろシリコン基板２１側に流れやすくな
る。つまり、静電耐圧が向上する。
【００２７】このように、ＭＯＳＦＥＴ３０は、静電耐
圧が高く、電流がシリコン基板２１に流れやすくなって
いるので、ＭＯＳＦＥＴ３０のドレインに接続されてい
る入出力パッド２５（図８参照）に、静電パルスのよう
な高電圧（サージ電圧）が印加されても、ＭＯＳＦＥＴ
３０のＮ+ 型ＬＤＤ打消拡散層３４ｃとＰ型シリコン基
板２１との間で、サージ電流をシリコン基板２１へ逃が
すことができる。
圧が高く、電流がシリコン基板２１に流れやすくなって
いるので、ＭＯＳＦＥＴ３０のドレインに接続されてい
る入出力パッド２５（図８参照）に、静電パルスのよう
な高電圧（サージ電圧）が印加されても、ＭＯＳＦＥＴ
３０のＮ+ 型ＬＤＤ打消拡散層３４ｃとＰ型シリコン基
板２１との間で、サージ電流をシリコン基板２１へ逃が
すことができる。
【００２８】そのため、ゲート酸化膜３５にホットエレ
クトロンが注入されることもない。よって、ソフトリー
クを無くし、ＩＣ２０の信頼性を向上させることができ
る。なお、ＭＯＳＦＥＴ３０のドレイン領域３４を、見
かけ上でもシングルドレイン構造としても支障をきたさ
ないのは、ＭＯＳＦＥＴ３０のチャネル長が、内部素子
部２２で使用されているＬＤＤＭＯＳＦＥＴ２４のチャ
ネル長よりも長く設定されており、ホットエレクトロン
をさほど考慮しなくても済むからである。
クトロンが注入されることもない。よって、ソフトリー
クを無くし、ＩＣ２０の信頼性を向上させることができ
る。なお、ＭＯＳＦＥＴ３０のドレイン領域３４を、見
かけ上でもシングルドレイン構造としても支障をきたさ
ないのは、ＭＯＳＦＥＴ３０のチャネル長が、内部素子
部２２で使用されているＬＤＤＭＯＳＦＥＴ２４のチャ
ネル長よりも長く設定されており、ホットエレクトロン
をさほど考慮しなくても済むからである。
【００２９】図３（ａ）〜（ｃ）、図４（ａ）〜
（ｃ）、図５（ａ）〜（ｃ）および図６（ａ）（ｂ）は
上記ＭＯＳＦＥＴの製造方法を工程順に示す概略断面図
である。図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図
５（ａ）〜（ｃ）および図６（ａ）（ｂ）を参照しつ
つ、上記ＭＯＳＦＥＴ３０の製造方法について説明す
る。なお、ＭＯＳＦＥＴ３０は、内部素子部２２のＬＤ
ＤＭＯＳＦＥＴ２４と並行してＰ型シリコン基板２１に
作り込まれる。
（ｃ）、図５（ａ）〜（ｃ）および図６（ａ）（ｂ）は
上記ＭＯＳＦＥＴの製造方法を工程順に示す概略断面図
である。図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図
５（ａ）〜（ｃ）および図６（ａ）（ｂ）を参照しつ
つ、上記ＭＯＳＦＥＴ３０の製造方法について説明す
る。なお、ＭＯＳＦＥＴ３０は、内部素子部２２のＬＤ
ＤＭＯＳＦＥＴ２４と並行してＰ型シリコン基板２１に
作り込まれる。
【００３０】まず、素子分離を行う。すなわち、図３
（ａ）に示すように、Ｐ型シリコン基板２１を約９００
〜１０００℃で熱酸化し、シリコン基板２１上に約１０
００Åのパッド酸化膜５０を形成する。ついで、ＣＶＤ
(chemical vapor deposition)法により、パッド酸化膜
５０上に窒化シリコン（Ｓｉ3 Ｎ4 ）膜５１を約１００
０Å積層する。そして、Ｓｉ3 Ｎ4 膜５１の所定領域上
にレジストパターン５２を形成する。このレジストパタ
ーン５２が、これからトランジスタを形成する領域を規
定するパターンとなる。
（ａ）に示すように、Ｐ型シリコン基板２１を約９００
〜１０００℃で熱酸化し、シリコン基板２１上に約１０
００Åのパッド酸化膜５０を形成する。ついで、ＣＶＤ
(chemical vapor deposition)法により、パッド酸化膜
５０上に窒化シリコン（Ｓｉ3 Ｎ4 ）膜５１を約１００
０Å積層する。そして、Ｓｉ3 Ｎ4 膜５１の所定領域上
にレジストパターン５２を形成する。このレジストパタ
ーン５２が、これからトランジスタを形成する領域を規
定するパターンとなる。
【００３１】その後、図３（ｂ）に示すように、レジス
トパターン５２をマスクとして、Ｓｉ3 Ｎ4 膜５１の一
部をエッチンングする。このエッチンングには、例えば
ＣＦ 4 ／Ｏ2 のプラズマエッチングを用いるのが好まし
い。そして、図３（ｃ）に示すように、シリコン基板２
１を約１０００℃の水蒸気（Ｈ2 Ｏ）雰囲気で約６〜７
時間酸化し、Ｓｉ3 Ｎ4 膜５１で覆われていない部分の
シリコン基板２１の表面に約１００００Åのフィールド
酸化膜３１を成長させる。ここで、ドライ酸素ではな
く、Ｈ2 Ｏを用いるのは、酸化速度が大きく酸化時間を
短くできるからである。
トパターン５２をマスクとして、Ｓｉ3 Ｎ4 膜５１の一
部をエッチンングする。このエッチンングには、例えば
ＣＦ 4 ／Ｏ2 のプラズマエッチングを用いるのが好まし
い。そして、図３（ｃ）に示すように、シリコン基板２
１を約１０００℃の水蒸気（Ｈ2 Ｏ）雰囲気で約６〜７
時間酸化し、Ｓｉ3 Ｎ4 膜５１で覆われていない部分の
シリコン基板２１の表面に約１００００Åのフィールド
酸化膜３１を成長させる。ここで、ドライ酸素ではな
く、Ｈ2 Ｏを用いるのは、酸化速度が大きく酸化時間を
短くできるからである。
【００３２】上記素子分離工程が終了すると、ゲート酸
化およびゲート形成を行う。すなわち、図４（ａ）に示
すように、パッド酸化膜５０およびＳｉ3 Ｎ4 膜５１を
エッチング除去し、シリコン基板２１の表面を露出させ
る。ついで、シリコン基板２１を約９００〜１０００℃
で熱酸化し、シリコン基板２１上に約２５０Åのゲート
酸化膜５３を形成する。このとき、ゲート酸化膜３５の
両端は、フィールド酸化膜３１のバーズビーク(bird's
beak) に接続する。そして、ＣＶＤ法によりポリシリコ
ンを全面に堆積し、ポリシリコン中に例えばＰ等を添加
する。その後、ポリシリコンの所定領域上にレジストパ
ターン（図示せず）を形成し、レジストパターンをマス
クとしてポリシリコンをエッチングしゲート３６を形成
する。ポリシリコンのエッチングについては、レジスト
パターン通りの正確なエッチング加工が行われることが
重要であるので、ＲＩＥ(reactive ion etching)を用い
るのが好ましい。
化およびゲート形成を行う。すなわち、図４（ａ）に示
すように、パッド酸化膜５０およびＳｉ3 Ｎ4 膜５１を
エッチング除去し、シリコン基板２１の表面を露出させ
る。ついで、シリコン基板２１を約９００〜１０００℃
で熱酸化し、シリコン基板２１上に約２５０Åのゲート
酸化膜５３を形成する。このとき、ゲート酸化膜３５の
両端は、フィールド酸化膜３１のバーズビーク(bird's
beak) に接続する。そして、ＣＶＤ法によりポリシリコ
ンを全面に堆積し、ポリシリコン中に例えばＰ等を添加
する。その後、ポリシリコンの所定領域上にレジストパ
ターン（図示せず）を形成し、レジストパターンをマス
クとしてポリシリコンをエッチングしゲート３６を形成
する。ポリシリコンのエッチングについては、レジスト
パターン通りの正確なエッチング加工が行われることが
重要であるので、ＲＩＥ(reactive ion etching)を用い
るのが好ましい。
【００３３】上記ゲート酸化工程、ゲート形成工程が終
了すると、イオンを注入する。すなわち、図４（ｂ）に
示すように、ゲート３６をマスクとして、例えばＡｓ+
等のＮ+ ＬＤＤ打消イオンを２×１０15ｃｍ-2程度シリ
コン基板２１へ深く注入する（図中、Ｎ+ 層３３ｃ′，
３４ｃ′参照）。ついで、図４（ｃ）に示すように、ゲ
ート３６をマスクとして、図４（ｂ）で形成したＬＤＤ
打消イオン注入領域内へ、例えばＰ+ 等のＮ- ＬＤＤイ
オンを３×１０13ｃｍ-2程度浅く注入する（図中、Ｎ-
層３３ｂ′，３４ｂ′参照）。
了すると、イオンを注入する。すなわち、図４（ｂ）に
示すように、ゲート３６をマスクとして、例えばＡｓ+
等のＮ+ ＬＤＤ打消イオンを２×１０15ｃｍ-2程度シリ
コン基板２１へ深く注入する（図中、Ｎ+ 層３３ｃ′，
３４ｃ′参照）。ついで、図４（ｃ）に示すように、ゲ
ート３６をマスクとして、図４（ｂ）で形成したＬＤＤ
打消イオン注入領域内へ、例えばＰ+ 等のＮ- ＬＤＤイ
オンを３×１０13ｃｍ-2程度浅く注入する（図中、Ｎ-
層３３ｂ′，３４ｂ′参照）。
【００３４】次に、図５（ａ）に示すように、ＣＶＤ法
によりＳｉＯ2 を全面に堆積し、ＲＩＥにより全面をエ
ッチバックすることにより、ゲート３６の両側（ソース
領域３３側およびドレイン領域３４側）に一対のサイド
スペーサ３７，３８を形成する。その後、図５（ｂ）に
示すように、ゲート３６および一対のサイドスペーサ３
７，３８をマスクとして、図４（ｂ）で形成したＬＤＤ
打消イオン注入領域内へ、例えばＡｓ+ 等のＮ+ イオン
を６×１０15ｃｍ-2程度Ｎ- ＬＤＤイオンよりも深く注
入する（図中、Ｎ+ 層３３ａ′，３４ａ′参照）。
によりＳｉＯ2 を全面に堆積し、ＲＩＥにより全面をエ
ッチバックすることにより、ゲート３６の両側（ソース
領域３３側およびドレイン領域３４側）に一対のサイド
スペーサ３７，３８を形成する。その後、図５（ｂ）に
示すように、ゲート３６および一対のサイドスペーサ３
７，３８をマスクとして、図４（ｂ）で形成したＬＤＤ
打消イオン注入領域内へ、例えばＡｓ+ 等のＮ+ イオン
を６×１０15ｃｍ-2程度Ｎ- ＬＤＤイオンよりも深く注
入する（図中、Ｎ+ 層３３ａ′，３４ａ′参照）。
【００３５】上記イオン注入工程が終了すると、層間絶
縁膜を形成する。すなわち、図５（ｃ）に示すように、
ＣＶＤ法によりＢＰＳＧを堆積して層間絶縁膜３９を形
成する。そして、リフローを行い、層間絶縁膜３９の表
面を平坦にしてやる。その後、約９００〜９５０℃でア
ニールを行う。そうすると、Ｎ+ 層３３ａ′，３４
ａ′、Ｎ- 層３３ｂ′，３４ｂ′およびＮ+ 層３３
ｃ′，３４ｃ′が所定の状態で拡散し、Ｎ型ソース拡散
層３３およびＮ型ドレイン領域３４が、自己整合的に、
チャネル領域３２を挟んでＰ型シリコン基板２１にそれ
ぞれ接合する。つまり、Ｎ型ドレイン領域３４において
は、不純物拡散濃度がＮ+ 型拡散層３４ａよりも低いＮ
+ 型ＬＤＤ打消ドレイン拡散層３４ｃが、Ｎ+ 型拡散層
３４ａ、Ｎ- 型ＬＤＤ拡散層３４ｂ、すなわちＬＤＤ構
造部３４ａ，３４ｂを取り囲む。
縁膜を形成する。すなわち、図５（ｃ）に示すように、
ＣＶＤ法によりＢＰＳＧを堆積して層間絶縁膜３９を形
成する。そして、リフローを行い、層間絶縁膜３９の表
面を平坦にしてやる。その後、約９００〜９５０℃でア
ニールを行う。そうすると、Ｎ+ 層３３ａ′，３４
ａ′、Ｎ- 層３３ｂ′，３４ｂ′およびＮ+ 層３３
ｃ′，３４ｃ′が所定の状態で拡散し、Ｎ型ソース拡散
層３３およびＮ型ドレイン領域３４が、自己整合的に、
チャネル領域３２を挟んでＰ型シリコン基板２１にそれ
ぞれ接合する。つまり、Ｎ型ドレイン領域３４において
は、不純物拡散濃度がＮ+ 型拡散層３４ａよりも低いＮ
+ 型ＬＤＤ打消ドレイン拡散層３４ｃが、Ｎ+ 型拡散層
３４ａ、Ｎ- 型ＬＤＤ拡散層３４ｂ、すなわちＬＤＤ構
造部３４ａ，３４ｂを取り囲む。
【００３６】上記層間絶縁膜形成工程が終了すると、メ
タライゼーションおよびペッジベーション膜を形成す
る。すなわち、図６（ａ）に示すように、マスク合わせ
のため、全面にレジスト（図示せず）を塗布し、配線の
取り出し口にみレジストに孔を開ける。次いで、レジス
トをマスクにして、層間絶縁膜３９および下のゲート酸
化膜３５をＲＩＥによってエッチング除去し、ソース領
域３３のＮ+ 型拡散層３３ａおよびドレイン領域３４の
Ｎ+ 型拡散層３４ａ、ゲート３６上にコンタクトホール
４０，４２，４４をそれぞれ開口する。そして、レジス
トを剥離した後、例えばスパッタリング等により、全面
に例えばＡｌ等を蒸着し、マスク合わせおよびＲＩＥを
用いて、各電極配線４１，４３，４５をパターン形成す
る。しかる後、図６（ｂ）に示すように、ＣＶＤ法によ
り全面に例えばＰＳＧを堆積してパッシベーション膜４
６を形成する。
タライゼーションおよびペッジベーション膜を形成す
る。すなわち、図６（ａ）に示すように、マスク合わせ
のため、全面にレジスト（図示せず）を塗布し、配線の
取り出し口にみレジストに孔を開ける。次いで、レジス
トをマスクにして、層間絶縁膜３９および下のゲート酸
化膜３５をＲＩＥによってエッチング除去し、ソース領
域３３のＮ+ 型拡散層３３ａおよびドレイン領域３４の
Ｎ+ 型拡散層３４ａ、ゲート３６上にコンタクトホール
４０，４２，４４をそれぞれ開口する。そして、レジス
トを剥離した後、例えばスパッタリング等により、全面
に例えばＡｌ等を蒸着し、マスク合わせおよびＲＩＥを
用いて、各電極配線４１，４３，４５をパターン形成す
る。しかる後、図６（ｂ）に示すように、ＣＶＤ法によ
り全面に例えばＰＳＧを堆積してパッシベーション膜４
６を形成する。
【００３７】上記のように、ＬＤＤ構造を形成する前、
すなわちＬＤＤイオンを注入する前に、ゲート３６をマ
スクとして、不純物濃度がドレインイオンよりも低く、
かつＬＤＤイオンよりも高いＬＤＤ打消イオンを、シリ
コン基板２１へ深く注入するだけで、静電耐圧が高く、
内部素子２３のＬＤＤＭＯＳＦＥＴ２４のドレインジャ
ンクションの破壊およびソフトリークを防止する、Ｉ／
Ｏ部２３のＭＯＳＦＥＴ３０を、ＬＤＤＭＯＳＦＥＴ２
４と並行してシリコン基板２１に作り込むことができ
る。
すなわちＬＤＤイオンを注入する前に、ゲート３６をマ
スクとして、不純物濃度がドレインイオンよりも低く、
かつＬＤＤイオンよりも高いＬＤＤ打消イオンを、シリ
コン基板２１へ深く注入するだけで、静電耐圧が高く、
内部素子２３のＬＤＤＭＯＳＦＥＴ２４のドレインジャ
ンクションの破壊およびソフトリークを防止する、Ｉ／
Ｏ部２３のＭＯＳＦＥＴ３０を、ＬＤＤＭＯＳＦＥＴ２
４と並行してシリコン基板２１に作り込むことができ
る。
【００３８】なお、本発明は、上記実施例に限定される
ものではなく、本発明の範囲内で多くの変更または修正
を加え得ることは勿論である。上記実施例においては、
ＮチャネルＭＯＳＦＥＴについて記載したが、本発明を
ＰチャネルＭＯＳＦＥＴに適用してもよい。
ものではなく、本発明の範囲内で多くの変更または修正
を加え得ることは勿論である。上記実施例においては、
ＮチャネルＭＯＳＦＥＴについて記載したが、本発明を
ＰチャネルＭＯＳＦＥＴに適用してもよい。
【００３９】
【発明の効果】以上の説明から明らかな通り、本発明請
求項１のＭＯＳ型トランジスタでは、電流がゲート側よ
りも半導体基板側に流れやすくなり、静電耐圧が向上す
る。請求項２の集積回路では、入出力部のＭＯＳ型トラ
ンジスタのドレインに静電パルスのような高電圧（サー
ジ電圧）が印加されても、入出力部のＭＯＳ型トランジ
スタのＬＤＤ打消拡散層と半導体基板との間で、サージ
電流を半導体基板へ逃がすことができる。
求項１のＭＯＳ型トランジスタでは、電流がゲート側よ
りも半導体基板側に流れやすくなり、静電耐圧が向上す
る。請求項２の集積回路では、入出力部のＭＯＳ型トラ
ンジスタのドレインに静電パルスのような高電圧（サー
ジ電圧）が印加されても、入出力部のＭＯＳ型トランジ
スタのＬＤＤ打消拡散層と半導体基板との間で、サージ
電流を半導体基板へ逃がすことができる。
【００４０】そのため、ゲート絶縁膜にホットキャリア
が注入されることもない。よって、ソフトリークを無く
し、集積回路の信頼性を向上させることができる。請求
項３の製造方法によると、ＬＤＤ構造を形成する前、す
なわちＬＤＤイオンを注入する前に、ゲートをマスクと
して、不純物濃度がドレインイオンよりも低く、かつＬ
ＤＤイオンよりも高いＬＤＤ打消イオンを、半導体基板
へ深く注入するだけで、静電耐圧が高く、内部素子のＬ
ＤＤＭＯＳ型トランジスタのドレインジャンクションの
破壊およびソフトリークを防止する、入出力部のＭＯＳ
型トランジスタを、内部素子のＬＤＤＭＯＳ型トランジ
スタと並行して半導体基板に作り込むことができる。
が注入されることもない。よって、ソフトリークを無く
し、集積回路の信頼性を向上させることができる。請求
項３の製造方法によると、ＬＤＤ構造を形成する前、す
なわちＬＤＤイオンを注入する前に、ゲートをマスクと
して、不純物濃度がドレインイオンよりも低く、かつＬ
ＤＤイオンよりも高いＬＤＤ打消イオンを、半導体基板
へ深く注入するだけで、静電耐圧が高く、内部素子のＬ
ＤＤＭＯＳ型トランジスタのドレインジャンクションの
破壊およびソフトリークを防止する、入出力部のＭＯＳ
型トランジスタを、内部素子のＬＤＤＭＯＳ型トランジ
スタと並行して半導体基板に作り込むことができる。
【図１】本発明の第１実施例に係るＭＯＳＦＥＴの構造
を示す概略断面図である。
を示す概略断面図である。
【図２】ＭＯＳＦＥＴにおけるサージ電流の流れを示す
図である。
図である。
【図３】ＭＯＳＦＥＴの製造方法を工程順に示す概略断
面図である。
面図である。
【図４】図３につづくＭＯＳＦＥＴの製造方法を工程順
に示す概略断面図である。
に示す概略断面図である。
【図５】図４につづくＭＯＳＦＥＴの製造方法を工程順
に示す概略断面図である。
に示す概略断面図である。
【図６】図５につづくＭＯＳＦＥＴの製造方法を工程順
に示す概略断面図である。
に示す概略断面図である。
【図７】ＭＯＳＦＥＴが利用されるＩＣの構成を簡略化
して示す図である。
して示す図である。
【図８】ＩＣの等価回路図である。
【図９】最も基本的なＭＯＳＦＥＴの断面構造を示す図
である。
である。
【図１０】ＬＤＤＭＯＳＦＥＴの構造を示す概略断面図
である。
である。
【図１１】ＩＣの等価回路図である。
【図１２】同図（ａ）は内部素子部のＬＤＤＭＯＳＦＥ
Ｔにおけるドレインジャンクション破壊が生じる現象を
図解的に示す図、同図（ａ）は同じくドレインジャンク
ション破壊後ソフトリークが起こる現象を図解的に示し
た図である。
Ｔにおけるドレインジャンクション破壊が生じる現象を
図解的に示す図、同図（ａ）は同じくドレインジャンク
ション破壊後ソフトリークが起こる現象を図解的に示し
た図である。
２０ ＩＣ ２１ Ｐ型シリコン基板 ２２ 内部素子部 ２３ Ｉ／Ｏ部 ２４ ＬＤＤＭＯＳＦＥＴ ３０ ＭＯＳＦＥＴ ３２ チャネル領域 ３３ Ｎ型ソース領域 ３４ Ｎ型ドレイン領域 ３４ａ Ｎ+ 型拡散層 ３４ｂ Ｎ- 型ＬＤＤ拡散層 ３４ｃ Ｎ+ 型拡散層 ３５ ゲート酸化膜 ３６ ゲート
Claims (3)
- 【請求項１】ＬＤＤＭＯＳ型トランジスタが内部素子部
に使用されている集積回路において、内部素子部との入
出力を行う入出力部に使用されるものであって、 チャネル領域、ならびにチャネル領域を挟んでソース領
域およびドレイン領域が形成された半導体基板と、 半導体基板のチャネル領域上に、ソース領域およびドレ
イン領域を橋渡す状態で、ゲート絶縁膜を介して形成さ
れたゲートとを備え、 上記チャネル領域の長さは、内部素子のＬＤＤＭＯＳ型
トランジスタのチャネル長よりも長く設けられており、 上記ドレイン領域は、ドレイン拡散層と、ドレイン拡散
層のソース領域側端部においてドレイン拡散層よりも浅
く形成され、不純物拡散濃度がドレイン拡散層よりも薄
いＬＤＤ拡散層と、ドレイン拡散層およびＬＤＤ拡散層
を取り囲むようにドレイン拡散層よりも深く形成され、
不純物拡散濃度がドレイン拡散層よりも薄く、かつＬＤ
Ｄ拡散層よりも濃いＬＤＤ打消拡散層とから構成されて
いることを特徴とするＭＯＳ型トランジスタ。 - 【請求項２】請求項１記載のＭＯＳ型トランジスタが入
出力部に使用され、 ＬＤＤＭＯＳ型トランジスタが内部素子部に使用されて
いることを特徴とする集積回路。 - 【請求項３】上記内部素子のＬＤＤＭＯＳ型トランジス
タと並行して請求項１記載のＭＯＳ型トランジスタを製
造するための方法であって、 半導体基板上にゲート絶縁膜およびゲートを順次形成す
る工程、 ゲートをマスクとして、半導体基板へＬＤＤ打消イオン
を深く注入する工程、 ゲートをマスクとして、前記工程で形成されたＬＤＤ打
消イオン注入領域内へ、ＬＤＤ打消イオンよりもイオン
濃度が薄いＬＤＤイオンを浅く注入する工程、 ゲートのドレイン領域側にサイドスペーサを形成した
後、ゲートおよびサイドスペーサをマスクとして、上記
ＬＤＤ打消イオン注入領域内へ、ＬＤＤ打消イオンより
もイオン濃度が薄いドレインイオンを、ＬＤＤ打消イオ
ンよりも浅く、かつＬＤＤイオンよりも深く注入する工
程、ならびにアニールにより、ＬＤＤ打消イオン、ＬＤ
Ｄイオンおよびドレインイオンをそれぞれ所定の状態に
拡散させ、自己整合的にドレイン領域を形成する工程を
含むことを特徴とするＭＯＳ型トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4277277A JPH06132489A (ja) | 1992-10-15 | 1992-10-15 | Ｍｏｓ型トランジスタおよびこれを利用した集積回路、ならびにｍｏｓ型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4277277A JPH06132489A (ja) | 1992-10-15 | 1992-10-15 | Ｍｏｓ型トランジスタおよびこれを利用した集積回路、ならびにｍｏｓ型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132489A true JPH06132489A (ja) | 1994-05-13 |
Family
ID=17581291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4277277A Pending JPH06132489A (ja) | 1992-10-15 | 1992-10-15 | Ｍｏｓ型トランジスタおよびこれを利用した集積回路、ならびにｍｏｓ型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06132489A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6300662B1 (en) * | 1996-10-01 | 2001-10-09 | Analog Devices, Inc. | Electronic programmable read-only-memory including a charge storage capacitor coupled to the gate electrode |
| JP2002057327A (ja) * | 2000-08-07 | 2002-02-22 | Seiko Instruments Inc | 半導体装置とその製造方法 |
| US6448141B1 (en) | 1995-10-05 | 2002-09-10 | Micron Technology, Inc. | Graded LDD implant process for sub-half-micron MOS devices |
| US6544845B2 (en) | 1997-03-05 | 2003-04-08 | Samsung Electronics Co., Ltd. | Methods of fabricating nonvolatile memory devices including bird's beak oxide |
| US7635898B2 (en) * | 2002-12-31 | 2009-12-22 | Dongbu Electronics Co., Ltd. | Methods for fabricating semiconductor devices |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61120459A (ja) * | 1984-11-16 | 1986-06-07 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS6366967A (ja) * | 1986-09-08 | 1988-03-25 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH01196176A (ja) * | 1988-02-01 | 1989-08-07 | Sharp Corp | Ｍｉｓ型半導体装置 |
| JPH03270139A (ja) * | 1990-03-20 | 1991-12-02 | Matsushita Electron Corp | 半導体装置 |
-
1992
- 1992-10-15 JP JP4277277A patent/JPH06132489A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS61120459A (ja) * | 1984-11-16 | 1986-06-07 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
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| US6448141B1 (en) | 1995-10-05 | 2002-09-10 | Micron Technology, Inc. | Graded LDD implant process for sub-half-micron MOS devices |
| US6495885B1 (en) * | 1995-10-05 | 2002-12-17 | Micron Technology, Inc. | Graded LDD implant process for sub-half-micron MOS devices |
| US6664600B2 (en) | 1995-10-05 | 2003-12-16 | Micron Technology, Inc. | Graded LDD implant process for sub-half-micron MOS devices |
| US6858507B2 (en) | 1995-10-05 | 2005-02-22 | Micron Technology, Inc. | Graded LDD implant process for sub-half-micron MOS devices |
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| US7635898B2 (en) * | 2002-12-31 | 2009-12-22 | Dongbu Electronics Co., Ltd. | Methods for fabricating semiconductor devices |
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