JPS61156830A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS61156830A JPS61156830A JP27595284A JP27595284A JPS61156830A JP S61156830 A JPS61156830 A JP S61156830A JP 27595284 A JP27595284 A JP 27595284A JP 27595284 A JP27595284 A JP 27595284A JP S61156830 A JPS61156830 A JP S61156830A
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- Japan
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- impurity
- region
- semiconductor substrate
- protective film
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置およびその製造方法に関し、特に素
子分離層上に配線層を形成したものに使用される。
子分離層上に配線層を形成したものに使用される。
〔発明の技術的背景〕
Ｉ Ｃ，ＬＳ Ｌ ＶＬＳ Ｉなどと称される半導体集
積回路装置では、１個のチップ上に多数の素子（トラン
ジスタ、ダイオード等〉が形成されており、これらの素
子は不純物拡散領域とその上に形成された素子分離層に
よって電気的に分離されている。以下、添付図面の第６
図および第７図を参照して従来技術を説明する。なお、
図面の説明において同一の要素は同一の符号で示しであ
る。
積回路装置では、１個のチップ上に多数の素子（トラン
ジスタ、ダイオード等〉が形成されており、これらの素
子は不純物拡散領域とその上に形成された素子分離層に
よって電気的に分離されている。以下、添付図面の第６
図および第７図を参照して従来技術を説明する。なお、
図面の説明において同一の要素は同一の符号で示しであ
る。
第６図は従来装置の一例の断面図である。半導体基板１
の素子領域の表面には８１０２等からなる素子分離膜２
が形成され、その直下には反転防止のため高い不純物濃
度の拡散領域３が形成されている。このようにして、素
子分離領域４は互いに電気的に分離される。ところで、
この様な構造の半導体装置では、信号を伝送するための
配１ｌＩｖ！Ｊ４は素子分離膜２の上に形成されること
が多い。
の素子領域の表面には８１０２等からなる素子分離膜２
が形成され、その直下には反転防止のため高い不純物濃
度の拡散領域３が形成されている。このようにして、素
子分離領域４は互いに電気的に分離される。ところで、
この様な構造の半導体装置では、信号を伝送するための
配１ｌＩｖ！Ｊ４は素子分離膜２の上に形成されること
が多い。
このように金属、ポリシリコン等からなる配線層４が素
子分離層２の上に形成されると、素子分離層２の直下に
はフィールド反転による寄生トランジスタの発生を防止
するための不純物拡散領域３があるため、これらの間に
静電容量が発生する。
子分離層２の上に形成されると、素子分離層２の直下に
はフィールド反転による寄生トランジスタの発生を防止
するための不純物拡散領域３があるため、これらの間に
静電容量が発生する。
第７図はそれを等価的に示した模式図で、容量Ｃ１は素
子分離層（例えばＳ ｉ ０２ ） ２．によるもので
あり、容ｆｆ１ｃ２は半導体基板１内の空乏層に起因す
るものである。これら容量は互いに直列の関係にあるも
のと考えれるので、仝休の静電容量Ｃは Ｃ１＋０２ と表わすことができる。゛しかしながら、反転防止用の
不純物領域３は非常に高ｍ度ぐあるため、Ｃ１〈Ｃ２と
みなすことができ、従ってＣ′：Ｃ２と表わせる。
子分離層（例えばＳ ｉ ０２ ） ２．によるもので
あり、容ｆｆ１ｃ２は半導体基板１内の空乏層に起因す
るものである。これら容量は互いに直列の関係にあるも
のと考えれるので、仝休の静電容量Ｃは Ｃ１＋０２ と表わすことができる。゛しかしながら、反転防止用の
不純物領域３は非常に高ｍ度ぐあるため、Ｃ１〈Ｃ２と
みなすことができ、従ってＣ′：Ｃ２と表わせる。
ところが近年、半導体装置の微細化および集積化が進む
につれて、この静電容ＩＣの低減が望ま。
につれて、この静電容ＩＣの低減が望ま。
れるようになってきている。なぜならば、九集積化が進
むにつれて素子の動作速度が高速化され、配線層による
信号伝播の遅延が克服すべき問題としてりＯ−ズアップ
されてきているが、この遅延は配線の抵抗と容量に依存
しているからである。
むにつれて素子の動作速度が高速化され、配線層による
信号伝播の遅延が克服すべき問題としてりＯ−ズアップ
されてきているが、この遅延は配線の抵抗と容量に依存
しているからである。
（発明の目的）
本発明は上記の問題点に鑑みてなされたもので、配線に
よる容量を低減することによって高速動作を可能にした
半導体装置およびその製造方法を提供することを目的と
する。
よる容量を低減することによって高速動作を可能にした
半導体装置およびその製造方法を提供することを目的と
する。
〔発明の概要）
上記目的を達成するため本発明は、上面に配線層を設け
た素子分離層の直下に不純物濃度の低い不純物拡散領域
を形成し、少なくともその周辺部に不純物ａ！痕の高い
不純物拡散領域を形成した半導体装置およびその製造方
法を提供するものである。
た素子分離層の直下に不純物濃度の低い不純物拡散領域
を形成し、少なくともその周辺部に不純物ａ！痕の高い
不純物拡散領域を形成した半導体装置およびその製造方
法を提供するものである。
〔発明の実施例〕
以下添付図面の１１図乃至第５図を参照して本発明のい
くつかの実施例を説明する。第１図は一実施例に係る半
導体装置の断面図である。半導体基板１の素子分離領域
に）よ素子弁ｍ層２が形成され、その直下には低い不純
物濃度の第１の不純物拡散領域１１が形成されている。
くつかの実施例を説明する。第１図は一実施例に係る半
導体装置の断面図である。半導体基板１の素子分離領域
に）よ素子弁ｍ層２が形成され、その直下には低い不純
物濃度の第１の不純物拡散領域１１が形成されている。
そして第１の不純物領域１１の周辺部には、第１導電型
で高い不純物濃度の第２の不純物拡散領域１２が形成さ
れ、第１の不純物領域１１の直下には、第２導電型で高
い不純物Ｓ度の第３の不純物領域１３が形成されている
。なおこれら不純物領域は、素子領域に形成されるソー
ス・ドレイン領域等よりも深ぐされるのが通常である。
で高い不純物濃度の第２の不純物拡散領域１２が形成さ
れ、第１の不純物領域１１の直下には、第２導電型で高
い不純物Ｓ度の第３の不純物領域１３が形成されている
。なおこれら不純物領域は、素子領域に形成されるソー
ス・ドレイン領域等よりも深ぐされるのが通常である。
このように構成すると、素子分離層２の下の不純物濃度
は低いために空乏層容１ｃ２を著しく低減でき、従って
配線の容量Ｃを低減して高速動作を保証できる。なお本
発明の説明において、不純物濃度が高い、低いとは、単
に半導体中の不純物が多いか少ないかを意味するもので
はなく、そのキャリヤを問題としている。例えば不純物
ａａが低いときは、正孔（ホール）と電子（エレクトロ
ン）の差の絶対値が少ないという意味であって、ドナー
の数、アクセプタの数あるいはドナーとアクセプタの和
が少ないという意味ではない。
は低いために空乏層容１ｃ２を著しく低減でき、従って
配線の容量Ｃを低減して高速動作を保証できる。なお本
発明の説明において、不純物濃度が高い、低いとは、単
に半導体中の不純物が多いか少ないかを意味するもので
はなく、そのキャリヤを問題としている。例えば不純物
ａａが低いときは、正孔（ホール）と電子（エレクトロ
ン）の差の絶対値が少ないという意味であって、ドナー
の数、アクセプタの数あるいはドナーとアクセプタの和
が少ないという意味ではない。
第２図は本発明の他の実施例に係る半導体装置の断面図
である。そしてこれが第１図のものと異なる点は、不純
物濃度の低い第１の不純物拡散領域１１の直下に不純物
濃度の高い領域が形成されていないことである。このよ
うに構成した場合にも、第１図のものと同様の効果が得
られる。なお、第２の不純物拡散領域１２の幅は素子間
のリーク電流を阻止するためある程度広くしなければな
らないが、あまり広くすると配線の容量Ｃが増加するの
で好ましくない。
である。そしてこれが第１図のものと異なる点は、不純
物濃度の低い第１の不純物拡散領域１１の直下に不純物
濃度の高い領域が形成されていないことである。このよ
うに構成した場合にも、第１図のものと同様の効果が得
られる。なお、第２の不純物拡散領域１２の幅は素子間
のリーク電流を阻止するためある程度広くしなければな
らないが、あまり広くすると配線の容量Ｃが増加するの
で好ましくない。
第３図は本発明のさらに他の実施例に係る半導体装置の
断面図である。そしてこれが第１図および第２図のもの
と異なる点は、第２の不純物拡散領域１２が第１の不純
物拡散領域の下で連結されていることである。このよう
に構成した場合にも、第１図および第２図のものとほぼ
同様の効果が得られる。しかし、第１の不純物領域１１
の下の領域１２′を通ってリーク電流が流れやすくなる
という問題がある。
断面図である。そしてこれが第１図および第２図のもの
と異なる点は、第２の不純物拡散領域１２が第１の不純
物拡散領域の下で連結されていることである。このよう
に構成した場合にも、第１図および第２図のものとほぼ
同様の効果が得られる。しかし、第１の不純物領域１１
の下の領域１２′を通ってリーク電流が流れやすくなる
という問題がある。
次に第１図乃至第３図に示す半導体装置の製造方法につ
いて説明する。第４図はその一例に係る製造工程を説明
するための断面図である。
いて説明する。第４図はその一例に係る製造工程を説明
するための断面図である。
まず第°４図（ａ）に示すように、半導体（Ｐ型シリコ
ン）基板１の素子が形成されるべき領域にのみエツチン
グによってバッフ７オキサイド（Ｓ ｉ ０２ ） １
１３１およびＳｉＮ膜３２を残存させ、Ｐ型不純物であ
るボロン（Ｂ）を図中に実線の矢印で示すようにイオン
注入する。このようにすると、素子弁１１領域には不純
物濃度の高いＰ＋型領域２２が形成される。
ン）基板１の素子が形成されるべき領域にのみエツチン
グによってバッフ７オキサイド（Ｓ ｉ ０２ ） １
１３１およびＳｉＮ膜３２を残存させ、Ｐ型不純物であ
るボロン（Ｂ）を図中に実線の矢印で示すようにイオン
注入する。このようにすると、素子弁１１領域には不純
物濃度の高いＰ＋型領域２２が形成される。
次いで第４図（ｂ）に示すように、素子領域およびその
周辺部分にイオン注入阻止用のレジスト３３を選択的に
形成する。この状態で、ｎ型不純物であるリン（Ｐ）を
図中に点線の矢印で示すようにイオン注入すると、素子
分離領域の中央部分には不純物濃度の低いＰ型らしくは
ｎ型領域２１が形成され、その直下には不純物濃度の高
いｎ＋型領領域２３形成される。なお、この場合のリン
（Ｐ）イオン注入のエネルギー等をｕｌｌｌすれば、容
易に第２図に示すタイプのものにしたり、第３図に示す
タイプのものにしたりできる。
周辺部分にイオン注入阻止用のレジスト３３を選択的に
形成する。この状態で、ｎ型不純物であるリン（Ｐ）を
図中に点線の矢印で示すようにイオン注入すると、素子
分離領域の中央部分には不純物濃度の低いＰ型らしくは
ｎ型領域２１が形成され、その直下には不純物濃度の高
いｎ＋型領領域２３形成される。なお、この場合のリン
（Ｐ）イオン注入のエネルギー等をｕｌｌｌすれば、容
易に第２図に示すタイプのものにしたり、第３図に示す
タイプのものにしたりできる。
次いでレジスト３３を除去し、素子分離領域を熱酸化し
た後にバッファオキサイドｎ３１およびＳｉＮ膜を除去
すれば、第４図（Ｃ）に示ず装置を得ることができる。
た後にバッファオキサイドｎ３１およびＳｉＮ膜を除去
すれば、第４図（Ｃ）に示ず装置を得ることができる。
なお上記実施例ではＰ型シリコン基板を用いているが、
これに限られるものではなくｎ型シリコン基板を用いて
もよく、シリコン以外のものであってもよい。また注入
されるイオンはリン（Ｐ）ボロン（Ｂ）に限らずヒ素（
Ａｓ ）等いかなるものでもよい。
これに限られるものではなくｎ型シリコン基板を用いて
もよく、シリコン以外のものであってもよい。また注入
されるイオンはリン（Ｐ）ボロン（Ｂ）に限らずヒ素（
Ａｓ ）等いかなるものでもよい。
第５図は本発明に係る半導体装ｌのうち、特に第２図に
示すものを製造する工程を説明するための断面図である
。 １ まず第５図（ａ）に示すように、Ｐ型シリコン基板１の
素子領域にバッファオキサイド膜３１お”よびＳｉＮ膜
３２を選択的に残存させ、素子分離領域の周辺部を除く
領域にはイオン注入阻止用のレジスト３４を選択的に形
成する。この状態でＰ望不純物としてのボロン（Ｂ）を
図中に実線の矢印で示すようにイオン注入すると、素子
分離領域の周辺部には不純物１１度の高いＰ＋領域４３
が形成される。
示すものを製造する工程を説明するための断面図である
。 １ まず第５図（ａ）に示すように、Ｐ型シリコン基板１の
素子領域にバッファオキサイド膜３１お”よびＳｉＮ膜
３２を選択的に残存させ、素子分離領域の周辺部を除く
領域にはイオン注入阻止用のレジスト３４を選択的に形
成する。この状態でＰ望不純物としてのボロン（Ｂ）を
図中に実線の矢印で示すようにイオン注入すると、素子
分離領域の周辺部には不純物１１度の高いＰ＋領域４３
が形成される。
次いで第５図（ｂ）に示すように素子分離領域の周辺部
にイオン注入阻止用のレジスト３５を形成し、レジスト
３４を選択的に除去する。この状態でｎ型不純物として
のリン（Ｐ）を図中に点線の矢印で示すようにイオン注
入すると、Ｐ＋領域の間には不純物濃度の非常に低い領
域４１が形成される。
にイオン注入阻止用のレジスト３５を形成し、レジスト
３４を選択的に除去する。この状態でｎ型不純物として
のリン（Ｐ）を図中に点線の矢印で示すようにイオン注
入すると、Ｐ＋領域の間には不純物濃度の非常に低い領
域４１が形成される。
次いでレジスト３５を除去し、素子分離領域を熱酸化し
た後にバッファオキサイド膜３１および５ｉＮＩＩ！を
除去すれば、第５図（Ｃ）に示す半導体装置が得られる
。
た後にバッファオキサイド膜３１および５ｉＮＩＩ！を
除去すれば、第５図（Ｃ）に示す半導体装置が得られる
。
上記の方法によれば領域４１の不純物濃度を制御するこ
とが容易で、その濃度を非常に低くでさる（場合によっ
てはゼロにすることもできる）という特有の利点がある
。但し、レジストを形成する工程が多くなるという問題
点を持っている。なおシリコン基板はＰ型のものに限ら
ずｎ型であってもよく、この場合にはイオン注入される
不純物 ″の容重型を逆にすればよい。またシリコン
に限らず他の半導体にも応用できる。
とが容易で、その濃度を非常に低くでさる（場合によっ
てはゼロにすることもできる）という特有の利点がある
。但し、レジストを形成する工程が多くなるという問題
点を持っている。なおシリコン基板はＰ型のものに限ら
ずｎ型であってもよく、この場合にはイオン注入される
不純物 ″の容重型を逆にすればよい。またシリコン
に限らず他の半導体にも応用できる。
以上の如く本発明では、上面に配線層を設けた素子分離
層の直下に不純物濃度の低い不純物拡散領域を形成し、
少なくともその周辺部に不純物濃度の高い反転防止用の
不純物拡散領域を形成したので、素子分離層上の配線に
よる静電容量を著しく低減させることができ、従って高
速動作が可能な半導体装置およびその製造方法を得るこ
とができる。
層の直下に不純物濃度の低い不純物拡散領域を形成し、
少なくともその周辺部に不純物濃度の高い反転防止用の
不純物拡散領域を形成したので、素子分離層上の配線に
よる静電容量を著しく低減させることができ、従って高
速動作が可能な半導体装置およびその製造方法を得るこ
とができる。
第１図乃至第３図はそれぞれ本発明の実施例に係る半導
体装置の断面図、第４図および第５図はそれぞれ本発明
に係る半導体装置の製造工程を説明する断面図、第６図
は従来装置の一例の断面図、第７図は第６図の装置のよ
る静電容量を等価的に示した模式図である。 １・・・半導体基板、２・・・素子分１層、５・・・配
線、１１・・・不純物濃度の高い不純物拡散領域、１２
・・・第１導電型の不純物濃度の高い不純物拡散領域、
１３・・・第２１ｒ４電型の不純物濃度の高い不純物拡
散領域。 ４ 出願人代理人 猪 股 清 ！！１図
体装置の断面図、第４図および第５図はそれぞれ本発明
に係る半導体装置の製造工程を説明する断面図、第６図
は従来装置の一例の断面図、第７図は第６図の装置のよ
る静電容量を等価的に示した模式図である。 １・・・半導体基板、２・・・素子分１層、５・・・配
線、１１・・・不純物濃度の高い不純物拡散領域、１２
・・・第１導電型の不純物濃度の高い不純物拡散領域、
１３・・・第２１ｒ４電型の不純物濃度の高い不純物拡
散領域。 ４ 出願人代理人 猪 股 清 ！！１図
Claims (1)
- 【特許請求の範囲】 １、半導体基板と、その半導体基板に設けられた複数の
素子領域と、この素子領域を互いに分離するため前記半
導体基板上に形成された素子分離層と、この素子分離層
の直下に形成された不純物濃度の低い第１の不純物拡散
領域と、この第１の不純物拡散領域の周辺部に形成され
た不純物濃度の高い第２の不純物拡散領域とを備える半
導体装置。 ２、半導体基板と、その半導体基板に設けられた複数の
素子領域と、この素子領域を互いに分離するため前記半
導体基板上に形成された素子分離層と、この素子分離層
の直下に形成された不純物濃度の低い第１の不純物拡散
領域と、この第１の不純物拡散領域の周辺部に形成され
た不純物濃度の高い第２の不純物拡散領域と、前記第１
の不純物拡散領域の直下に形成された不純物の濃度の高
い第３の不純物領域とを備える半導体装置。 ３、前記第３の不純物領域は前記第２の不純物領域と逆
導電型である特許請求の範囲第２項記載の半導体装置。 ４、素子領域となるべき半導体基板表面に第１の保護膜
を形成する第１の工程と、前記第１の保護膜に覆われな
い前記半導体基板表面から第１導電型の不純物を注入す
る第２の工程と、前記第１の保護膜の周辺部の前記半導
体基板表面を覆う第２の保護膜を形成する第３の工程と
、前記第１および第２の保護膜に覆われない前記半導体
基板表面から第２の導電型の不純物を注入する第４の工
程と、前記第２の保護膜を除去する第５の工程と、前記
第１の保護膜に覆われない前記半導体基板表面に素子分
離層を形成する第６の工程とを備える半導体装置の製造
方法。 ５、前記第４の工程で形成される不純物領域の深さは、
前記第２の工程で形成される不純物領域より深い特許請
求の範囲第４項記載の半導体装置の製造方法。 ６、素子領域となるべき第１導電型の半導体基板表面に
第１の保護膜を形成する第１の工程と、前記第１の保護
膜の周辺部以外の前記半導体基板上に第２の保護膜を形
成する第２の工程と、前記第１および第２の保護膜に覆
われない前記半導体基板表面から前記第１導電型の不純
物を注入する第３の工程と、前記第２の保護膜に覆われ
ない前記半導体基板上に第３の保護膜を形成すると共に
この第２の保護膜を除去する第４の工程と、前記第１お
よび第３の保護膜に覆われない前記半導体基板表面から
第２導電型の不純物を注入する第５の工程と、前記第３
の保護膜を除去する第６の工程と、前記第１の保護膜に
覆われない前記半導体基板上に素子分離層を形成する第
７の工程とを備える半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27595284A JPS61156830A (ja) | 1984-12-28 | 1984-12-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27595284A JPS61156830A (ja) | 1984-12-28 | 1984-12-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61156830A true JPS61156830A (ja) | 1986-07-16 |
Family
ID=17562711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27595284A Pending JPS61156830A (ja) | 1984-12-28 | 1984-12-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61156830A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63198358A (ja) * | 1987-02-13 | 1988-08-17 | Toshiba Corp | 半導体集積回路 |
| US5012312A (en) * | 1987-11-02 | 1991-04-30 | Hitachi, Ltd. | Semiconductor integrated circuit and a process for producing the same |
| US5169792A (en) * | 1989-03-31 | 1992-12-08 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
1984
- 1984-12-28 JP JP27595284A patent/JPS61156830A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63198358A (ja) * | 1987-02-13 | 1988-08-17 | Toshiba Corp | 半導体集積回路 |
| US5012312A (en) * | 1987-11-02 | 1991-04-30 | Hitachi, Ltd. | Semiconductor integrated circuit and a process for producing the same |
| US5169792A (en) * | 1989-03-31 | 1992-12-08 | Kabushiki Kaisha Toshiba | Semiconductor device |
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