JP4615682B2 - Ｍｏｓ型トランジスタの製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法、特に８Ｖから３０Ｖの耐圧をもつ中耐圧構造を有するＭＯＳ型トランジスタに関する。
【０００２】
【従来の技術】
従来は図６に示すように、シリコン半導体基板１０１上に形成するゲート酸化膜１０２及び多結晶シリコンゲート電極１０４と、ゲート電極両端のシリコン基板表面に形成する低濃度の拡散層１０５と、ゲート電極両端からオフセットさせてシリコン基板表面に形成するソース・ドレインと呼ばれる高濃度の拡散層１０６及びその間のチャネル領域１０７から成っている構造のＭＯＳ型トランジスタが知られていた。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来の構造を有するＭＯＳ型トランジスタにおいては前記低濃度領域はドレイン耐圧を上げるために非常に薄いため抵抗値は極めて大きく、それ故、ｏｎ抵抗が大きくなりドレイン電流が小さくなってしまう上、ホットエレクトロン耐性も弱かった。また、ドレイン・ソース領域と基板間の容量が小さくならず、更に、高不純物濃度領域であるソース・ドレイン領域の端部は前記フィールド酸化膜に終端しているので、前記フィールド酸化膜下に形成されたチャネルストップ層との接合耐圧も低いと言う問題点を有していた。本発明は、従来の構造を有するＭＯＳ型トランジスタでは不可能であったドレイン耐圧が高く・ｏｎ抵抗が小さく・ホットエレクトロン耐性が強く・ドレイン・ソース領域と基板間の容量が小さく・フィールド酸化膜下に形成されたチャネルストップとソース・ドレイン領域の接合耐圧の高い、しかもそのドレイン耐圧を制御することのできる８Ｖから３０Ｖの耐圧をもつ中耐圧ＭＯＳ型トランジスタをマスク増加なしで簡単なプロセスにより提供することを目的とする。
【０００４】
【課題を解決するための手段】
上記目的を達成するために、本発明は次の手段を用いた。
（１）一導電型半導体基板上に形成されたフィールド酸化膜と、前記一導電型半導体基板上にゲート酸化膜を介して形成されたゲート電極と、前記フィールド酸化膜と前記ゲート電極とに囲まれている逆導電型ソース・ドレイン領域と、前記逆導電型ソース・ドレイン領域の濃度プロファイルが不純物を導入する領域と導入しない領域を変える事により任意に変えられる事と、前記ゲート電極と前記逆導電型ソース・ドレインとそれらの上層に形成される配線とを電気的に絶縁する層間膜と、前記配線と前記ゲート電極と前記逆導電型ソース・ドレインとを電気的に接続を行うためのコンタクト孔から成る事を特徴とする半導体装置。
（２）前記逆導電型ソース・ドレイン領域の不純物濃度を１Ｅ１６〜５Ｅ２０ａｔｏｍｓ／ｃｍ³としたことを特徴とする半導体装置。
（３）前記不純物を導入する領域をドット型にした事を特徴とした。
（４）前記不純物を導入する領域を格子型にした事を特徴とした。
（５）前記不純物を導入する領域としない領域をストライプ状にした事を特徴とした。
（６）中耐圧構造を有するＭＯＳ型トランジスタにおいて、半導体基板の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極をパターニングして形成する工程と、不純物を導入する領域と導入しない領域をパターニングしたフォトレジストをマスクとし前記半導体基板の表面にイオン注入及び熱処理をすることにより２つ以上の異なる不純物濃度の領域を同時に形成する工程と、前面に不純物を含む層間膜を成膜し、熱処理により平坦化する工程と、前記層間膜を選択的にエッチングし前記低濃度拡散領域及び前記ゲート電極にコンタクトホールを形成する工程と、熱処理を行う工程と、真空蒸着あるいはスパッタリング等により金属材を全面的に成膜した後フォトリソグラフィ法及びエッチングを行い前記金属材をパターニングする工程と、前記半導体基板の全体を表面保護膜で被覆する工程とからなることを特徴とした。
（７）前記不純物を導入する領域をドット型にした事を特徴とした。
（８）前記不純物を導入する領域を格子型にした事を特徴とした。
（９）前記不純物を導入する領域としない領域をストライプ状にした事を特徴とした。
（１０）前記不純物を含む層間膜がＢＰＳＧ層間膜である事を特徴とした。
（１１）前記不純物を含む酸化膜成膜後の熱処理を８００〜１０５０℃の温度で３分以内で行い活性化して形成する事を特徴とした。
【０００５】
【発明の実施の形態】
本発明の半導体装置によれば、ドレイン耐圧が高く・ｏｎ抵抗が小さく・ホットエレクトロン耐性が強く・ドレイン・ソース領域と基板間の容量が小さく・フィールド酸化膜下に形成されたチャネルストップとソース・ドレイン領域の接合耐圧の高い、しかもそのドレイン耐圧を制御することのできる８Ｖから３０Ｖの動作領域に適したＭＯＳ型トランジスタをマスク増加なしで提供すること事ができる。
【０００６】
以下、図面を参照して本発明の好適な実施例を説明する。
【０００７】
本発明にかかる半導体装置の第一実施例を詳細に説明する。図１は本発明の半導体装置の中耐圧構造を有するＰチャネルＭＯＳ型トランジスタの模式的断面図である。
【０００８】
ＰチャネルＭＯＳ型トランジスタは、Ｐ型シリコン半導体基板２０１上に形成されたＮ型ウェル領域２０２上に形成されたゲート酸化膜２１１及び多結晶シリコンゲート電極２０５と、ゲート電極両端のシリコン基板表面に不純物を導入する領域と導入しない領域及び熱処理から形成されるＰ型拡散層２０４とその間のチャネル領域２０７から成っている。素子の間に分離を目的としてフィールド酸化膜２０８及びチャネルストップ領域２０９が形成される。尚、必ずしもＰ型シリコン半導体基板を用いて、Ｎ型ウェル領域を作る必要はなく、Ｎ型シリコン半導体基板にＰチャネルＭＯＳ型トランジスタを作ってもよい。
【０００９】
また、逆導電型ＮチャネルＭＯＳ型トランジスタを形成する時は、Ｎ型シリコン半導体基板上にＰ型ウェル領域をつくり、Ｐ型ウェル領域上に形成するゲート酸化膜及び多結晶シリコンゲート電極と、ゲート電極両端のシリコン基板表面に不純物を導入する領域と導入しない領域及び熱処理から形成するＮ型拡散層とその間のチャネル領域から構成する。素子の間に分離を目的としてフィールド酸化膜及びチャネルストップ領域が形成される。尚、必ずしもＮ型シリコン半導体基板を用いる必要はなく、Ｐ型シリコン半導体基板を用いて、ＮチャネルＭＯＳ型トランジスタを作ってもよい。
【００１０】
図２は、本発明にかかる半導体装置の第一実施例のＰチャネルＭＯＳの前記不純物を導入する領域と導入しない領域の形状を示す模式的平面図である。
【００１１】
図２（ａ）はストライプ状に不純物を導入する領域と導入しない領域を形成する。その際の、不純物を導入する領域の幅及び間隔は必要とされるｏｎ抵抗、ホットエレクトロン耐性、ドレイン・ソース領域と基板間の容量、ドレイン・ソース領域とゲート電極のオーバーラップ容量、前記ドレイン・ソース拡散領域と酸化膜下のチャネルストップとの接合耐圧に応じて変える事により濃度を制御する。また、図２（ｂ）はドット状に不純物を導入する領域を形成している。その際の不純物を導入する領域のドットのサイズおよび間隔は必要とされる特性により変更する。また、図２（ｃ）は格子状に不純物を導入する領域を形成している。その際の不純物を導入する領域の格子の幅および間隔は、他の構造と同様で必要とされる特性により変更する。図３は図１の本発明の半導体装置の中耐圧構造を有するＰチャネルＭＯＳ型トランジスタに導入した不純物の領域及び導入しなかった領域が図２（ａ）のストライプ状で、ドーズ量が５Ｅ１５ａｔｏｍ／ｃｍ^２で形成したときのＰ型拡散層の濃度プロファイルＡ−Ａ’を示した図である。
【００１２】
図３から明らかなように、Ｐ型拡散層の濃度プロファイルが不純物を導入する領域と導入しない領域を変える事で容易に変える事ができる事がわかる。つまり、必要とされるドレイン耐圧、ｏｎ抵抗、ホットエレクトロン耐性、ドレイン・ソース領域と基板間の容量、ドレイン・ソース領域とゲート電極のオーバーラップ容量、前記ドレイン・ソース拡散領域と酸化膜下のチャネルストップとの接合耐圧に応じて、前記拡散領域に導入する不純物の領域と導入しない領域を変える事により濃度を制御し、高集積化・高速化に適したＭＯＳ型トランジスタを得る事ができる。例として、図４を用いて説明する。
【００１３】
図４は前記ドレイン・ソース領域をイオン注入法によりドーズ量が２．５Ｅ１２ａｔｏｍ／ｃｍ^２で不純物を導入した領域と導入しなかった領域がストライプ状で形成したときの本発明である構造のドレイン電流と従来の構造で形成したときのドレイン電流の関係を示した図である。
【００１４】
図４より、本発明が従来構造に比べ電流がたくさん流せていることから、ｏｎ抵抗がかなり小さくなっていることが分かる。また、前記低濃度領域及び前記高濃度領域の濃度を変えることにより容易にドレイン耐圧・ｏｎ抵抗・ドレイン耐圧・ホットエレクトロン耐性、ドレイン・ソース領域と基板間の容量、ドレイン・ソース領域とゲート電極のオーバーラップ容量、前記ドレイン・ソース拡散領域と酸化膜下のチャネルストップとの接合耐圧を変える事もできる。
【００１５】
図５は、本発明にかかる半導体装置の第一実施例のＰチャネルＭＯＳの製造方法を示す工程順断面図である。
【００１６】
まず、工程ａにおいて、Ｐ型シリコン半導体基板２０１の表面にＮウェル層２０２を形成する。基板表面にマスクとして所定の形状にパターニングされたシリコン窒化膜を形成した後、Ｎ型の不純物例えぱ燐を２Ｅ１２ａｔｏｍｓ／ｃｍ^２のドーズ量でイオン注入する。この後、所謂ＬＯＣＯＳ処理を行い、前工程で形成されたシリコン窒化膜を除去する。次に、１１５０℃で６時間加熱処理を施し、注入された不純物燐の拡散及び活性化を行い図示するようにＮウェル層２０２を形成する。このＮウェル層２０２にＰチャネルＭＯＳ型トランジスタが形成される。また、必ずしもＰ型シリコン半導体基板を用いる必要はなく、Ｎ型シリコン半導体基板を用いて、Ｎ型ウェル領域を作り、Ｎ型ウェル領域中にＰチャネルＭＯＳ型トランジスタを作ってもよく、またＮ型シリコン半導体基板中にＰチャネルＭＯＳ型トランジスタを作ってもよい。
【００１７】
工程ｂにおいてチャネルストップ領域２０９を形成する。この為に、まずトランジスタ素子の形成される活性領域を被覆するようにシリコン窒化膜６０１をパターニング形成する。Ｎウェル層２０２の上にはシリコン窒化膜６０１に重ねてフォトレジスト６０２も形成する。この状態で不純物ボロンを３０ＫｅＶの加速エネルギーおよび２Ｅ１３ａｔｏｍｓ／ｃｍ²のドーズ量でイオン注入しチャネルストップ領域２０９を形成する。図示するように、素子領域を含む部分にチャネルストップ領域２０９が形成される。
【００１８】
続いて工程ｃにおいて所謂ＬＯＣＯＳ処理を行い素子領域を囲むようにフィールド酸化膜２０６を形成する。この後、犠牲酸化およびその除去処理を行い、基板の表面に残された異物を除去し清浄化する。
【００１９】
工程ｄにおいて基板表面の熱酸化処理はＨ_２０雰囲気中でゲート酸化膜２１１を成膜する。本発明では熱酸化処理をＨ_２０雰囲気中で８６０℃の温度で行い約３００Ａ程度に酸化膜を成膜した。通常、半導体装置の信頼性を保証するために熱酸化膜で形成されるゲート絶縁膜の膜厚は３ＭＶ／ｃｍ程度の膜厚に設定する必要がある。例えば、電源電圧が３０ＶのＭＯＳ型トランジスタである時、１０００Ａ以上の酸化膜厚を必要とする。
【００２０】
次に工程ｅにおいてゲート酸化膜２１１上にポリシリコン６０３をＣＶＤ法により堆積させる。本発明品では４０００Ａのポリシリコンを形成している。ＭＯＳトランジスタ用のゲート電極２０５を形成するため、ポリシリコン６０３をＮ型化する。このポリシリコン６０３にイオン注入ないし不純物核酸炉により不純物元素である燐を高濃度注入する。注入濃度はイオン注入／ポリシリコン膜厚＝２Ｅ１９ａｔｏｍｓ／ｃｍ^３以上にする。尚、ＭＯＳトランジスタ用のゲート電極は必ずしもＮ型化する必要はなく、イオン注入ないし不純物拡散炉により不純物元素であるボロンを高濃度注入し、Ｐ型化してもよい。
【００２１】
次に工程ｆにおいて前工程で形成されたフォトレジストを除去した後、Ｐ型ＭＯＳトランジスタのドレイン・ソース領域の拡散層２０４を形成する。不純物を導入する領域と導入しない領域をパターニングしたフォトレジストをマスクとし前記半導体基板の表面にＰ型不純物であるＢＦ_２またはボロンをドーズ量１×１０ ^１２ 〜５×１０ ^１６ ａｔｏｍｓ／ｃｍ²イオン注入する。これは濃度に換算すると１×１０ ^１６ 〜１×１０ ^２０ ａｔｏｍｓ／ｃｍ³程度である。この１回のイオン注入により２つ以上の異なる不純物濃度の領域を同時に形成する。その後、ドレイン・ソース領域の濃度プロファイルをなだらかにするために熱処理を加える。
【００２２】
続いて工程ｇはＰチャネルＭＯＳ型トランジスタの拡散層２０４を形成した後フォトレジストを除去し前面に例えばＢＰＳＧ層間膜２１３を成膜する。この層間膜は例えばＣＶＤ法等により形成され引き続き９００〜９５０℃で３０分〜２時間程度の熱処理により平坦化される。続いて層間膜２１３を選択的にエッチングし高濃度拡散領域及びゲート電極２０５にコンタクトホール２１０を形成する。本発明では前記コンタクトホールはドライエッチング後ウエットエッチングによりラウンドエッチを行った。その後イオン注入した不純物の活性化及びコンタクト形状改善を行うために熱処理を行う。本発明では８００〜１０５０℃で３分以内の熱処理を行った。
【００２３】
続いて工程ｈにおいて真空蒸着あるいはスパッタリング等により金属材を全面的に成膜した後フォトリソグラフィ法及びエッチングを行いパターニングされたメタル配線２１２を形成する。最後に基板の全体を表面保護膜２１４で被覆する。上記はＰチャネルＭＯＳ型トランジスタの実施例を説明したが、逆導電型の不純物を用いてＮチャネルＭＯＳ型トランジスタを形成して同様な効果は得られる。
【００２４】
【発明の効果】
上述したように本発明によれば、８Ｖから３０Ｖの中耐圧領域での動作を要求されるＭＯＳ型トランジスタのドレイン・ソース領域の濃度プロファイルを不純物を導入する領域と導入しない領域を変える事及び熱処理により容易に変えることができ、これによって、従来のＬＤＤ構造を有するＭＯＳ型トランジスタでは不可能であったドレイン耐圧が高い・ｏｎ抵抗が小さい・ホットエレクトロン耐性が強い・ドレイン・ソース領域と基板間の容量が小さい・フィールド酸化膜下に形成されたチャネルストップとソース・ドレイン領域の接合耐圧の高い、しかもそのドレイン耐圧を制御することのできる８Ｖから３０Ｖの耐圧をもつ中耐圧ＭＯＳ型トランジスタをマスク増加なしで簡単なプロセスにより提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の第一実施例を示すＰチャネルＭＯＳ型トランジスタの模式的断面図である。
【図２】本発明にかかる半導体装置の第一実施例のＰチャネルＭＯＳの前記不純物を導入する領域と導入しない領域の形状を示す模式的平面図である。
【図３】図１の本発明の半導体装置の中耐圧構造を有するＰチャネルＭＯＳ型トランジスタに導入した不純物の領域及び導入しなかった領域が図２（ａ）で、ドーズ量が５Ｅ１５ａｔｏｍ／ｃｍ²で形成したときのＰ型拡散層の濃度プロファイルＡ−Ａ’を示した図である。
【図４】図１の本発明の半導体装置の中耐圧構造を有するＰチャネルＭＯＳ型トランジスタのドレイン・ソース領域をイオン注入法によりドーズ量が２．５Ｅ１２ａｔｏｍ／ｃｍ²で不純物を導入した領域と導入しなかった領域がストライプ状で形成したときの本発明である構造のドレイン電流と従来の構造で形成したときのドレイン電流の関係を示した図である。
【図５】本発明の半導体装置の第一実施例で示したＰチャネルＭＯＳ型トランジスタの工程順断面図である。
【図６】従来の製造方法での最終断面図である。
【符号の説明】
１０１半導体基板
１０２ゲート酸化膜
１０４多結晶シリコンゲート電極
１０５低濃度拡散層
１０６高濃度拡散層
１０７チャネルドープ層
２０１Ｐ--型シリコン半導体基板
２０２Ｎ--型ウェル層
２０４濃度勾配の緩やかなＰ型拡散層
２０５多結晶シリコンゲート電極
２０７チャネル領域
２０８フィールド酸化膜
２０９チャネルストップ
２１０コンタクトホール
２１１ゲート酸化膜
２１２メタル配線
２１３ＢＰＳＧ層間膜
２１４保護膜
２１５不純物を導入する領域
２１６不純物を導入しない領域
６０１シリコン窒化膜
６０２フォトレジスト
６０３ポリシリコン

Claims (5)

1. 半導体基板の表面にＭＯＳ型トランジスタのゲート酸化膜を形成する工程と、
   前記ゲート酸化膜の上にゲート電極をパターニングして形成する工程と、
   前記ＭＯＳ型トランジスタのソース・ドレイン領域の各々の領域内において不純物を導入する領域と導入しない領域がパターニングされたフォトレジストをマスクとし、前記半導体基板の表面に前記不純物をイオン注入することにより、前記ＭＯＳ型トランジスタのソース・ドレイン領域内の全域に、前記不純物が導入された領域と導入されない領域とを同時に形成する工程と、
   前記ゲート電極から前記ソース・ドレイン領域内の高濃度の領域に後で形成されるコンタクトホールに向かって前記不純物の濃度が次第に高くなり、前記コンタクトホールから前記ソース・ドレイン領域にそれぞれ接しているフィールド酸化膜に向かって前記不純物の濃度が次第に低くなる不純物プロファイルが形成されるように、第１の熱処理を行う工程と、
   前記半導体基板の全面に不純物を含む層間膜を成膜し、第２の熱処理により平坦化する工程と、
   前記層間膜を選択的にエッチングし前記ソース・ドレイン領域内の高濃度の領域及び前記ゲート電極にコンタクトホールを形成する工程と、
   前記イオン注入した不純物の活性化及び前記コンタクトホ−ルの形状改善を行うための第３の熱処理を行う工程と、
   真空蒸着あるいはスパッタリング等により金属材を全面的に成膜する工程と、
   前記金属材をパターニングする工程と、
   前記半導体基板の全体を表面保護膜で被覆する工程と、
   からなるＭＯＳ型トランジスタの製造方法。
2. 前記不純物を導入する領域をドット型にした事を特徴とする請求項１記載の半導体装置の製造方法。
3. 前記不純物を導入する領域を格子型にした事を特徴とする請求項１記載の半導体装置の製造方法。
4. 前記不純物を含む層間膜がＢＰＳＧ層間膜である事を特徴とする請求項１記載の半導体装置の製造方法。
5. 前記第３の熱処理を８００〜１０５０℃の温度とし３分以内で行う請求項１記載の半導体装置の製造方法。

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