JPH1126597A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH1126597A JP8035136A JP3513696A JPH1126597A JP H1126597 A JPH1126597 A JP H1126597A JP 8035136 A JP8035136 A JP 8035136A JP 3513696 A JP3513696 A JP 3513696A JP H1126597 A JPH1126597 A JP H1126597A
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Abstract

(57)【要約】 （修正有） 【課題】 基板上の多層配線構造に伴う凹凸形状を平坦
化処理することにより信頼性の高い半導体装置を提供す
る。 【解決手段】 基板１０上の凸部を有する第１のポリシ
リコン層ゲート電極１５上に第１の絶縁層（酸化物）１
６を形成し、第１絶縁層上にＢドープ層１８を形成す
る。ドープ層上に有機物層よりなる平坦化層を形成した
後、第１のポリシリコン層１５の表面を露出させるため
に平坦化層をエッチングし、露出された第１のポリシリ
コン層上に第２の絶縁層２３を形成し、第２の絶縁層２
３上に第２のポリシリコン層２４を形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は自己整合積層ＣＭＯＳ構
造集積回路、すなわちＮチャンネルおよびＰチャンネル
絶縁ゲート型電界効果デバイスの両者を含む集積回路の
製造方法に関するものである。
【０００２】
【従来の技術】実用型の積層ＣＭＯＳ集積回路、すなわ
ち単一の部位に形成された単一のゲートをＮ型およびＰ
型デバイスの双方に結合して、これらを制御するように
した集積回路を実現することがきわめて望ましいという
ことは、現に広く認識されているところである。これに
ついては、Ｎ型デバイスは基板中に形成されるものであ
り、またＰ型デバイスはポリシリコン中に形成されるも
のであると、通常は想定されているが、これらは厳密に
は必ずしも必要な要件ではない。
【０００３】積層ＣＭＯＳ構造はきわめて集積度の高い
集積回路、とくに集積度のはなはだ高いメモリ回路をも
たらす可能性がある。しかしながら、従来の積層ＣＭＯ
Ｓ構造の製作方法では、上に重なる層に作られる（オー
バーレイド）デバイスに対する自己整合を行なうことが
許されなかった。すなわち、従来の方法では上に重なる
ポリシリコン層のチャンネル領域のパターン化を行なう
マスクは、このチャンネルをアドレスする必要のあるゲ
ートのパターン化工程とは別のマスク工程で使用される
ものであるからである。このことはすなわち、ゲートと
チャンネル領域との間に不整合をきたした場合はデバイ
スの特性にいちじるしいバラツキを生ずることとなるた
め、デバイスの微細化が不可能であるということにほか
ならない。
【０００４】
【発明が解決しようとする課題】積層ＣＭＯＳ構造につ
いては本願の出願人を譲受人とするＳ．マルヒに付与さ
れた米国特許第５０５，１５５号に記載があるが、ここ
に記載されている方法では十分な自己整合が得られず、
整合不良が起こる可能性がある。
【０００５】故に本発明の目的は、上に重なるポリシリ
コン層に作るデバイスのチャンネル領域を、該チャンネ
ル領域下のデバイスのゲート電極に対して完全に自己整
合させるようにした、自己整合積層ＣＭＯＳ構造の製造
方法を提供することにある。
【０００６】
【課題を解決するための手段】このような目的を達成す
べく本発明においては、既に作られたゲート領域上にド
ープ層を形成して平坦化を行ない、ついでこのドープ層
に対して異方性エッチ処理を行なって上記ゲート領域の
上面を露出させる。かくて当該集積回路のうち前記ゲー
ト領域の上面よりも低い部分の上面に、前記ドープ層の
領域が残存されることとなる。ついで前記ゲート領域の
上面にゲート酸化物層を形成した後、多結晶シリコン層
を被着する。次に当該集積回路を不活性雰囲気中で加熱
することにより、ドーパントをドープ領域から多結晶シ
リコン層中に拡散させて、この多結晶シリコン層内部に
不純物濃度の高いソースおよびドレーン領域を形成し、
またゲート領域の真上にはこれらソースおよびドレーン
領域よりも不純物濃度の低いチャンネル領域を画定す
る。
【０００７】
【実施例】次に図面を参照して本発明の実施例を説明す
るが、以下に述べる実施例は本発明の一実施態様を示す
のみのものであって、本発明による方法はこのような実
施態様に限定されるものでなく、記載の実施例に適宜各
種の追加ないし変更を加えてもよいことはいうまでもな
い。なお、図示の構造における寸法関係は、必ずしも実
際通りの寸法関係と対応するものでなく、当該実施例の
特徴をよりわかりやすくするような寸法関係としてあ
る。
【０００８】図１において、基板１０はまずソースおよ
びドレーン領域１２を有する。この基板１０は、実際に
は集積回路デバイスの一部を構成する基板、もしくは半
導体基板中に形成された不純物導入ウエル部であり、当
該集積回路の他の部分とは通常の方法によって分離され
ているものである。
【０００９】この図１に示す基板１０はこれをＰ型基板
とし、従って前記ソースおよびドレーン領域１２はこれ
をＮ型とするが、本発明においては基板１０をＮ型基板
とし、ソースおよびドレーン領域１２をＰ型としてもよ
い。これら基板１０およびソース・ドレーン領域１２の
表面上には、薄いゲート酸化物層１４が設けてある。さ
らに、好ましくは多結晶シリコンとしたゲート領域１５
が、絶縁層としての酸化物層１６により保護されてい
る。この酸化物層１６は通常の方法により、熱成長また
はデポジション形成されたものである。
【００１０】上記構造の製作プロセスは従来通りであり
それ自体当業者に公知のものであり、基板１０内に電界
効果トランジスタを形成する具体的な方法は本発明の要
旨とするところではない。
【００１１】上記工程に続いてドープ層１８を前記絶縁
層１６上に形成する。このドープ層１８は好ましくはボ
ロンをドープしたシリケートガラスとし、公知の手法を
用いてスピンコーティング法等により集積回路上に形成
する。ただし、シリケートガラスに対するドーパントと
しては燐またはヒ素等を用いてもよく、この場合使用す
るドーパントの導電型は、上部に設けられるＭＯＳデバ
イスの所望の導電型と合致させるようにする。ついでフ
ォトレジストやポリイミド、あるいはＰＭＭＡ（ポリメ
チルメタクリレート）等の有機物質による平坦化層２０
を集積回路上にスピンコートして平坦化表面を得る。
【００１２】次に図２において、異方性エッチ処理を行
なって上記ゲート領域１５の上面を露出させることによ
り、ドープ層１８のうち前記ゲート領域１５の上面より
も低い内部領域、および慨して面積の若干小さな有機物
領域２２を残す。これら有機物領域２２により形成され
るポケットは、適宜の溶剤を用いてこれを除去する。
【００１３】さらに図３において、前記ゲート領域１５
の上面に薄いゲート酸化物層２３を熱成長させた後、デ
バイス全面に不純物濃度の低い多結晶シリコン層２４を
被着する。この多結晶シリコン層２４には不純物を加え
た状態で被着しても、あるいは加えない状態で被着して
もよいが、不純物を加えて被着する場合は注入法により
これを加えることとする。かくて注入された不純物は、
引続く高温処理工程で活性化されることとなる。この場
合不純物レベルは、Ｐチャンネルデバイスに対するスレ
ショルド電圧が適当な値となるように、これを選定す
る。
【００１４】次に図４において、当該デバイスに対する
加熱を行なって、前記ドープ層１８から多結晶シリコン
層へのボロンや燐、あるいはヒ素の拡散を促すことによ
り、不純物濃度の高いソースおよびドレーン領域２６を
形成する。ただし、上記のように多結晶シリコン層２４
に対するイオン注入を行なった場合は、この加熱工程に
より該層がアニール処理されることとなる。また、多結
晶シリコン層にボロンの拡散が生じない領域であるゲー
ト領域１５の真上の領域には、不純物濃度の低いボディ
領域２８が画定される。この後図示のデバイスには、通
常の方法によりパッシベーションやメタライゼーショ
ン、さらには接点部の形成等のプロセス工程が施され
る。
【００１５】上述のような実施態様の変形として、前記
ドープ層１８を前記の場合よりもはるかに厚くして最初
に形成しておき、ボロンをドープしたシリケートガラス
によりそれ自体をある程度平坦化し、側壁部に不純物の
ドープされたドープ層１８が、当該ガラス層をエッチし
て前記ゲート領域１５を露出させたときに、その下部に
残るようにしてもよい。このような方法を用いることに
より、前記したような有機物層２０を形成したり、ゲー
ト酸化物層２３の形成前に有機物層２２のポケットを除
去したりする必要がなくなるのである。
【００１６】以上本発明の実施例につき各種説明してき
たが、本発明による方法はこのような実施例に限定され
るものでなく、記載の実施例に適宜各種の追加ないし変
更を加えてもよいことはいうまでもない。
【図面の簡単な説明】
【図１】本発明による自己整合積層ＣＭＯＳ構造の製造
方法の一実施例。
【図２】本発明による自己整合積層ＣＭＯＳ構造の製造
方法の別の実施例。
【図３】本発明による自己整合積層ＣＭＯＳ構造の製造
方法の別の実施例。
【図４】本発明による自己整合積層ＣＭＯＳ構造の製造
方法の別の実施例。
【符号の説明】
１０ 基板 １２，２６ ソース・ドレーン領域 １４，２３ ゲート酸化物層 １５ ゲート領域 １６ 絶縁酸化物層 １８ ドープ層 ２０ 平坦化層 ２４ 多結晶シリコン層 ２８ ボディ領域

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 （ａ） 基板上の凸部を有する第１のポ
    リシリコン層上に第１の絶縁層を形成し、 （ｂ） 上記第１の絶縁層上に平坦化層を形成し、 （ｃ） 上記第１のポリシリコン層の表面を露出させる
    ために上記平坦化層をエッチングし、 （ｄ） 少なくとも上記露出された第１のポリシリコン
    層上に第２の絶縁層を形成し、 （ｅ） 上記第２の絶縁層上に第２のポリシリコン層を
    形成することを特徴とする半導体装置の製造方法。
  2. 【請求項２】 請求項１項において、上記平坦化層は、
    絶縁層溶液を塗布することにより形成されることを特徴
    とする半導体装置の製造方法。
  3. 【請求項３】 請求項２項において、上記平坦化層は、
    シリケートガラス物質であることを特徴とする半導体装
    置の製造方法。
  4. 【請求項４】 請求項２項において、上記平坦化層は、
    ポリイミドであることを特徴とする半導体装置の製造方
    法。
  5. 【請求項５】 請求項１項において、上記第１のポリシ
    リコン層は、ＭＯＳ型トランジスタのゲートであること
    を特徴とする半導体装置の製造方法。
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