JPS6039868A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6039868A JPS6039868A JP14805983A JP14805983A JPS6039868A JP S6039868 A JPS6039868 A JP S6039868A JP 14805983 A JP14805983 A JP 14805983A JP 14805983 A JP14805983 A JP 14805983A JP S6039868 A JPS6039868 A JP S6039868A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、半導体基板中のＭＩＳ構造形成領域のみの
不純物濃度を制御口」能でかつ不純物濃度全制御した領
域と自己整合的にＭＩＳ構造およびＭＩＳ型電界効果半
導体装置を製造するようにした半導体装置の製造方法に
関する。
不純物濃度を制御口」能でかつ不純物濃度全制御した領
域と自己整合的にＭＩＳ構造およびＭＩＳ型電界効果半
導体装置を製造するようにした半導体装置の製造方法に
関する。
（従来技術）
半導体としてシリコンを用いたシリコンケートＭＯ８）
ランジスタを例にとり、従来技術のｌｌ明を行うことに
する。従来では、第１図（ａ）に示すように、シリコン
基板１の表面に厚い二酸化シリコン膜２（以降酸化膜と
略記する）を成長させ、厚い酸化膜のついた分離領域３
（以後フィールドと略記する）とシリコン基板表面の露
出した素子形成領域４（以降アクティブと略称する）と
をまず形成する。
ランジスタを例にとり、従来技術のｌｌ明を行うことに
する。従来では、第１図（ａ）に示すように、シリコン
基板１の表面に厚い二酸化シリコン膜２（以降酸化膜と
略記する）を成長させ、厚い酸化膜のついた分離領域３
（以後フィールドと略記する）とシリコン基板表面の露
出した素子形成領域４（以降アクティブと略称する）と
をまず形成する。
次いで、第１図（ｂ）に示すように、アクティブ全面に
ゲート絶縁物となる酸化膜５を成長させた後、ゲート電
極となるポリシリコン６ ｆｆ１ｃ ＶＤ法（ケミカル
ペーパ・ディポジション法）により堆積し、ポリシリコ
ンの抵抗を低下させるための不純物ドーピングを行う。
ゲート絶縁物となる酸化膜５を成長させた後、ゲート電
極となるポリシリコン６ ｆｆ１ｃ ＶＤ法（ケミカル
ペーパ・ディポジション法）により堆積し、ポリシリコ
ンの抵抗を低下させるための不純物ドーピングを行う。
次に、第１図（ｃ）に示すように、ポリシリコン膜６を
マスクとして、酸化膜５を除去する。ここで、イオン注
入などの方法で、不純物を半導体基板１にドーピングし
、ゲート電極であるポリシリコンと自己整合的に拡散層
７を形成する。
マスクとして、酸化膜５を除去する。ここで、イオン注
入などの方法で、不純物を半導体基板１にドーピングし
、ゲート電極であるポリシリコンと自己整合的に拡散層
７を形成する。
この後は、第１図（ｄ）に示すように、全面に絶縁膜８
を堆積し、所望する領域を除去してから、導電層９を堆
積させ、不要な導電層を除去すれば、各素子間を接続す
る配線が完成し、ＭＯ８型電界効果トランジスタが完成
される。
を堆積し、所望する領域を除去してから、導電層９を堆
積させ、不要な導電層を除去すれば、各素子間を接続す
る配線が完成し、ＭＯ８型電界効果トランジスタが完成
される。
ところが、トランジスタの小型化にともない、ＭＯ８型
電界効果トランジスタのソースおよびドレインと呼はれ
る拡散層７の間にパンチスルー Ｑ象が生じトランジス
タの動作に大きな障害となる。
電界効果トランジスタのソースおよびドレインと呼はれ
る拡散層７の間にパンチスルー Ｑ象が生じトランジス
タの動作に大きな障害となる。
この現象を防ぐには、ゲート電極直下の半導体の不純物
濃度を濃くする必要かめ／）か、従来の方法では、第１
図（ａ）の状態でイオン注入全行い、アクティブ全体に
不純物ドーピングを行っている。
濃度を濃くする必要かめ／）か、従来の方法では、第１
図（ａ）の状態でイオン注入全行い、アクティブ全体に
不純物ドーピングを行っている。
そのため、結果として、拡散層７半導体基板１との間に
大きな浮遊容量が生じ、素子の動作速度に悪い影響を与
える。
大きな浮遊容量が生じ、素子の動作速度に悪い影響を与
える。
また、マスク合わせの工程を１回漕やし、ゲート電極形
成予定領域にのみ不純物ドーピングを行う方法も考えら
Ｉするが、合わせ余裕が小ひく、合わせずれが生じ易く
なる。
成予定領域にのみ不純物ドーピングを行う方法も考えら
Ｉするが、合わせ余裕が小ひく、合わせずれが生じ易く
なる。
この工程での合わせずれハ、トランジスタの特性に大き
く影響するし、工程の増加も当然好ましくない。
く影響するし、工程の増加も当然好ましくない。
（発明の目的）
この発明は、」二記従来の欠点全除去するためになされ
たもので、精度がよく、マスク合わせの工程が減少でき
るとともに、歩留シの向上を基することのできる半導体
装置の製造方法全提供することを目的とする。
たもので、精度がよく、マスク合わせの工程が減少でき
るとともに、歩留シの向上を基することのできる半導体
装置の製造方法全提供することを目的とする。
（発明の構成）
この発明の半導体装置の製造力＝１よ、素子分離領域を
表面がｔｌは平坦になるように形成された一導電型の半
導体基板の表面をマスク層で覆い、このマスク層の所定
部分全除去して半導体基板の表面を露出させ、このマス
ク層をマスクとして少なくとも１回のイオン注入による
不純物ドーピングを半導体基板に行い、露出した半導体
基板の表面をゲート絶縁膜となる絶縁物で覆い、ゲート
電極となる導電層で全面を棲い、導電層の表面がほぼ平
坦になるように平坦化層を形成し、導電層とこの平坦化
ＪｒｉＦ１ヲ形成するそれぞれの物質のエツチングレー
トがはｔｌ等しい条件で全１ｎ１エツチングを少なくと
もマスク層表面が露出する寸で行って不要な導電層全除
去するとともにマスク層を除去し、ゲート電極をマスク
として半導体基板と逆導電型の層を半導体内に形成する
不純物ケ半導体にドーピングするようにしたものである
。
表面がｔｌは平坦になるように形成された一導電型の半
導体基板の表面をマスク層で覆い、このマスク層の所定
部分全除去して半導体基板の表面を露出させ、このマス
ク層をマスクとして少なくとも１回のイオン注入による
不純物ドーピングを半導体基板に行い、露出した半導体
基板の表面をゲート絶縁膜となる絶縁物で覆い、ゲート
電極となる導電層で全面を棲い、導電層の表面がほぼ平
坦になるように平坦化層を形成し、導電層とこの平坦化
ＪｒｉＦ１ヲ形成するそれぞれの物質のエツチングレー
トがはｔｌ等しい条件で全１ｎ１エツチングを少なくと
もマスク層表面が露出する寸で行って不要な導電層全除
去するとともにマスク層を除去し、ゲート電極をマスク
として半導体基板と逆導電型の層を半導体内に形成する
不純物ケ半導体にドーピングするようにしたものである
。
（実施例）
以下、この発明の半導体装置のｉＲ造方法の実施例につ
いて図面に基づき説明する。第２図（ａ）ないし第２図
（ｅ）はその一実施例の１栓胱ｌ３１１図であり、この
第２図（ａ）ないし第２図（ｅ）において、第１図（ａ
）〜第１図（ｄ）と同一部分には同−照号を付して述べ
ることにする。
いて図面に基づき説明する。第２図（ａ）ないし第２図
（ｅ）はその一実施例の１栓胱ｌ３１１図であり、この
第２図（ａ）ないし第２図（ｅ）において、第１図（ａ
）〜第１図（ｄ）と同一部分には同−照号を付して述べ
ることにする。
まず、第２図（ａ）に示すように、ｎ型シリコン基板ｌ
に、表面がほぼ平坦となるような素子分離法を用いて、
厚い酸化膜２が表面に露出しているフィールド３と、半
導体基板ｌの露出しているアクティブ４とを形成する。
に、表面がほぼ平坦となるような素子分離法を用いて、
厚い酸化膜２が表面に露出しているフィールド３と、半
導体基板ｌの露出しているアクティブ４とを形成する。
その後、マスク層１０、たとえば、窒化シリコン膜で全
＜ｊｋ 核い、次いで、第２図（ｂ）に示すように、ア
クティブ上のＭＩＳ構造形成予定領域のマスク層を選択
的に除去する。
＜ｊｋ 核い、次いで、第２図（ｂ）に示すように、ア
クティブ上のＭＩＳ構造形成予定領域のマスク層を選択
的に除去する。
このとき、全ｍ１にリンをイオン注入すると、マスク層
に阻止されるため、Ｍ Ｉ Ｓ栴造と′なる部分以外の
半導体部分には、リンは注入されない。
に阻止されるため、Ｍ Ｉ Ｓ栴造と′なる部分以外の
半導体部分には、リンは注入されない。
後の工程で、アニールを行えは、ＭＩＳ構造形成予定領
域の半導体部分は他の半導体部分に比べて濃いＮ型領域
１１となる。
域の半導体部分は他の半導体部分に比べて濃いＮ型領域
１１となる。
次いで、第２図（Ｃ）に示すように、熱酸化法によシグ
ート酸化膜となる二酸化シリコン族５を露出したシリコ
ン基板ｌの表面に形成し、ゲート電極となるポリシリコ
ン膜６を全面に堆積して、ポリシリコン層の抵抗を低下
させる不純物ドーピングを行う。
ート酸化膜となる二酸化シリコン族５を露出したシリコ
ン基板ｌの表面に形成し、ゲート電極となるポリシリコ
ン膜６を全面に堆積して、ポリシリコン層の抵抗を低下
させる不純物ドーピングを行う。
この後、たとえば、レジストを全面にある程度厚く堆積
させると、表面をほぼ平坦化する平坦化層１２が形成さ
れる。ここで、ポリシリコン膜６ト平坦化層１２のエツ
チングレートかほぼ等しい条件で全面エツチングを行う
。
させると、表面をほぼ平坦化する平坦化層１２が形成さ
れる。ここで、ポリシリコン膜６ト平坦化層１２のエツ
チングレートかほぼ等しい条件で全面エツチングを行う
。
このエツチングはドライエツチングとして知られる公知
のエツチング技術によシ達成される。マスク層１０が表
面に露出した段階でエツチングを終了すると、第２図（
ｄ）に示すように、不純物濃度を最適化した半導体部分
と自己整合的にＭＯ８構造が形成される。
のエツチング技術によシ達成される。マスク層１０が表
面に露出した段階でエツチングを終了すると、第２図（
ｄ）に示すように、不純物濃度を最適化した半導体部分
と自己整合的にＭＯ８構造が形成される。
この後、マスク層１０を除去し、第２図（ｅ）に示すよ
うに、全面に不純物ドーピングを行う。ここでは、ボロ
ンをイオン注入することにより、アクティブ上のゲート
電極のない部分にのみ、拡散層７が形成され、Ｐチャン
ネルＭＯＳＵＭ ）ランジスタが形成される。
うに、全面に不純物ドーピングを行う。ここでは、ボロ
ンをイオン注入することにより、アクティブ上のゲート
電極のない部分にのみ、拡散層７が形成され、Ｐチャン
ネルＭＯＳＵＭ ）ランジスタが形成される。
これに続く絶縁層、配線層の形成方法は従来の方法と同
様でよい。
様でよい。
なお、第２図では、半導体装、半導体にＮ型シリコン金
用いたＰチャンネルＭＯ８型トランジスタについて説明
したが、Ｐ型シリコン葡用いたＮチャンネルＭＯ８型ト
ランジスタで何ら支障はなく、さらに、半導体ｉ！Ｇａ
Ａｓ（ガリウムヒ素〕、ＩｎＰ （インジウム・リン）
など、半導体の特性を満たすものなら何を用いてもかま
わない。
用いたＰチャンネルＭＯ８型トランジスタについて説明
したが、Ｐ型シリコン葡用いたＮチャンネルＭＯ８型ト
ランジスタで何ら支障はなく、さらに、半導体ｉ！Ｇａ
Ａｓ（ガリウムヒ素〕、ＩｎＰ （インジウム・リン）
など、半導体の特性を満たすものなら何を用いてもかま
わない。
ゲート絶縁膜についても、二酸化シリコンに限定するも
のではなく、絶縁体なら何でもよい。また、２種類以上
の絶縁膜全多層化してもかまわない。
のではなく、絶縁体なら何でもよい。また、２種類以上
の絶縁膜全多層化してもかまわない。
マスク層については、半導体に不純物？導入するときに
マスクとして機能するならは、物質を特定するものでは
ない。
マスクとして機能するならは、物質を特定するものでは
ない。
平坦化層も同様に表面をほぼ平坦化でき、ゲート電極を
構成する物質と同程度のエツチングレートをもつものな
らば、どのよう７１１：もの１もよい。
構成する物質と同程度のエツチングレートをもつものな
らば、どのよう７１１：もの１もよい。
以上説明したように、上記第１の実施例では、不純物ド
ーピングを行い、不純物濃度を最適化した領域と自己整
合的にゲート電極を形成できる。
ーピングを行い、不純物濃度を最適化した領域と自己整
合的にゲート電極を形成できる。
そのため、ＭＩＳ構造全形成する領域を決定するマスク
合わせは、マスク層の選択的除去を行うときの１回で済
み、合わせずれによる特性の劣化の心配もない。
合わせは、マスク層の選択的除去を行うときの１回で済
み、合わせずれによる特性の劣化の心配もない。
また、ＭＯ８型トランジスタのパンチスルー現象はゲー
ト電極直下の良いＮ型層によシ防止され、拡散層−基板
間の浮遊容量は、半導体の不純物濃度がゲート直下に比
べ、薄いので、従来の方法に比べて小さくなる。
ト電極直下の良いＮ型層によシ防止され、拡散層−基板
間の浮遊容量は、半導体の不純物濃度がゲート直下に比
べ、薄いので、従来の方法に比べて小さくなる。
（発明の効果）
以上のように、この発明の半導体装置の製造方法によれ
ば、半導体基板の所望する領域に不純物ドーピングを行
い、その領域と自己整合的にゲート電極を形成するよう
にしたので、最適化された半導体部分と自己整合的にＭ
ＩＳ構造が形成できる。これＶＣともなり、従来の方法
に比較して精度がよく、マスク合わせ工程の回数７Ｊ’
ａＫ少でき、高い歩留１シを実現できる。
ば、半導体基板の所望する領域に不純物ドーピングを行
い、その領域と自己整合的にゲート電極を形成するよう
にしたので、最適化された半導体部分と自己整合的にＭ
ＩＳ構造が形成できる。これＶＣともなり、従来の方法
に比較して精度がよく、マスク合わせ工程の回数７Ｊ’
ａＫ少でき、高い歩留１シを実現できる。
第１図（＆）ないし第１図（ｄ）は従来の半導体装置の
製造方法の工程説明図、第２図（ａ）ないし第２図（ｅ
）はそれぞれこの発明の半導体装置の製造方法の一実施
例の工程説明図である。 １・・・半導体基板、２・・・酸化膜、３・・・フィー
ルド領域、４・・・アクティブ領域、５・・・ゲート絶
縁膜、６・・・導電体、７・・・拡散層、１０・・・マ
スク層、１１・・・濃いＮ型領域、１２・・・平坦化層
。 特ｒ「出願人 沖電気工業株式会社 第１図 第２図
製造方法の工程説明図、第２図（ａ）ないし第２図（ｅ
）はそれぞれこの発明の半導体装置の製造方法の一実施
例の工程説明図である。 １・・・半導体基板、２・・・酸化膜、３・・・フィー
ルド領域、４・・・アクティブ領域、５・・・ゲート絶
縁膜、６・・・導電体、７・・・拡散層、１０・・・マ
スク層、１１・・・濃いＮ型領域、１２・・・平坦化層
。 特ｒ「出願人 沖電気工業株式会社 第１図 第２図
Claims (1)
- 素子分離領域全表面がほぼ平坦になるように形成された
一導電型の半導体基板の表面をマスク層で罹り工程と、
所望する部分のマスク層を除去し半導体基板の表面を露
出する工程と、マスク層をマスクとして少なくとも１回
のイオン注入による不純物ドーピングを半導体基板に行
う工程と、露出した半導体基板の表面をゲート絶桝膜と
なる絶縁物で覆う工程と、ゲート電極となる導電層で全
面を榎う工程と、導電層上に表面が＃１は平坦になるよ
うに平坦化層を形成する工程と、導電層および平坦化層
全形成するそれぞれの物質のエツチングレートがほぼ等
しい条件で全面エツチングを少なくともマスク層表面が
露出する壕で行い不要な導電層を除去する工程と、マス
ク層を除去し、ゲート電極をマスクとして半導体基板と
逆導電型の層を半導体内に形成する不純物全半導体にド
ーピングする工程とを含むことを特徴と１−る半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14805983A JPS6039868A (ja) | 1983-08-15 | 1983-08-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14805983A JPS6039868A (ja) | 1983-08-15 | 1983-08-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6039868A true JPS6039868A (ja) | 1985-03-01 |
Family
ID=15444255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14805983A Pending JPS6039868A (ja) | 1983-08-15 | 1983-08-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6039868A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04215441A (ja) * | 1990-12-13 | 1992-08-06 | Nec Corp | 半導体装置及びその製造方法 |
| US6701120B2 (en) | 2000-11-29 | 2004-03-02 | Ricoh Company, Ltd. | Heating device having a heating roller with a large diameter portion which supports bearings |
| JP4923103B2 (ja) * | 2006-04-13 | 2012-04-25 | コベク カンパニーリミテッド | 高速除霜ヒートポンプ |
-
1983
- 1983-08-15 JP JP14805983A patent/JPS6039868A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04215441A (ja) * | 1990-12-13 | 1992-08-06 | Nec Corp | 半導体装置及びその製造方法 |
| US6701120B2 (en) | 2000-11-29 | 2004-03-02 | Ricoh Company, Ltd. | Heating device having a heating roller with a large diameter portion which supports bearings |
| JP4923103B2 (ja) * | 2006-04-13 | 2012-04-25 | コベク カンパニーリミテッド | 高速除霜ヒートポンプ |
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