JP3168676B2 - 相補型ｍｉｓトランジスタ装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＰチャネル及びＮチャネ
ルを同時に備えた相補型絶縁ゲートトランジスタ装置に
おいて、特にその微細化を可能にするためのウェル、ソ
ース、ドレインに関する濃度分布及びその装置の製造方
法に関する。

【０００２】

【従来技術】従来、デバイスの微細化にともないＮチャ
ネル（以下、「Ｎｃｈ」と略す）トランジスタにおいて
は、ホットキャリア効果、Ｐチャネル（以下、「Ｐｃ
ｈ」と略す）トランジスタにおいては、ショートチャネ
ル効果が増大する。これらの両効果は、しきい値電圧の
低下をもたらし、集積回路の微細化を阻害する原因とな
っている。

【０００３】このうち、Ｎｃｈトランジスタにおけるホ
ットキャリア効果を低減させるために、通常、Ｎ伝導型
のドレインの周囲にＮ型の低不純物密度領域を形成した
ＬＤＤ（低不純物密度ドレイン）構造が採用されてい
る。しかしながら、この構造では、ドレイン形成時のマ
スクをゲート電極の長さよりも長くする必要がある。こ
のため、ＣＶＤ法によりゲート電極の側部に側壁酸化膜
を形成する必要があり、工程が複雑である。

【０００４】また、ＵＳＰNO. 4924277 に示されるよう
に、Ｎｃｈトランジスタにおけるホットキャリア効果の
抑制のための電界緩和層とＰｃｈトランジスタにおける
シートチャンネル効果の抑制及びパンチスルーストップ
を同時に兼ね備えたＮ型拡散層をドレイン、ソースの周
囲に形成する構造が提案されている。

【０００５】その具体的な構造を図８に示す。Ｐ型シリ
コン基板５０にＮ型ウェル領域５１ｂとＰ型ウェル領域
５１ａが形成されている。Ｎ型ウェル領域５１ｂ中には
Ｐｃｈトランジスタが形成され、Ｐ型ウェル領域５１ａ
にはＮｃｈトランジスタが形成されている。各々のトラ
ンジスタは局所酸化法（ＬＯＣＯＳ）により形成される
分離酸化膜５６により電気的に分離されている。又、各
ウェル領域５１ａ及び５１ｂ上には、それぞれ、ゲート
絶縁膜５７ａ及び５７ｂが形成されており、そのゲート
絶縁膜５７ａ及び５７ｂ上には、それぞれ、ゲート電極
５８ａ及び５８ｂが形成されている。

【０００６】又、ゲート電極５８ａ及び５８ｂをマスク
として、ゲート電極５８ａ及び５８ｂのそれぞれの両側
に、自己整合的に形成されたＮ型拡散層６１ａ、６２ａ
及び６１ｂ、６２ｂが形成されている。そして、Ｎ型拡
散層６１ａ及び６２ａには、それぞれ、ソースとしての
高濃度Ｎ型拡散層６３ａ及びドレインとしての高濃度Ｎ
型拡散層６４ａが形成されている。さらに、Ｎ型拡散層
６１ｂ及び６２ｂには、それぞれ、ソースとしての高濃
度Ｐ型拡散層６３ｂ及びドレインとしての高濃度Ｐ型拡
散層６４ｂが形成されている。

【０００７】Ｎ型拡散層６１ａ、６２ａ、６１ｂ、６２
ｂは、それぞれ、高濃度Ｎ型拡散層６３ａ、高濃度Ｎ型
拡散層６４ａ、高濃度Ｐ型拡散層６３ｂ、高濃度Ｐ型拡
散層６４ｂよりも、深さ方向には深く、又横方向には広
くなるような形状に形成されている。又、Ｎ型拡散層６
１ａ、６２ａ及び６１ｂ、６２ｂの不純物濃度は、それ
ぞれ、Ｐ型ウェル領域５１ａ及びＮ型ウェル領域５１ｂ
の不純物濃度よりは高く、高濃度Ｎ型拡散層６３ａ、６
４ａ及び高濃度Ｐ型拡散層６３ｂ、６４ｂの不純物濃度
よりは低く構成されている。

【０００８】上記の構造において、Ｎｃｈトランジスタ
では、Ｎ型拡散層６２ａはドレイン近傍のピンチオフに
よる高電界発生領域の電界緩和層として機能し、ホット
キャリア効果としてのドレインアバランシェ注入による
素子特性の劣化が抑制される。また、Ｐｃｈトランジス
タにおいては、通常、ゲート電極５８ｂの材料としては
高濃度のリンを含有した多結晶シリコンが用いられるた
め、埋め込みチャネル構造となる。これにより、ＰＮ接
合がチャネル部ゲート直下に形成され、パンチスルーが
発生し易くなる。このため、Ｐｃｈトランジスタでは、
ショートチャネル効果がＮｃｈトランジスタに比べてよ
り発生し易いが、このＮ型拡散層６２ｂはパンチスルー
ストッパとして機能するためＶ_t 低下等の素子機能低下
を抑制する効果がある。

【０００９】

【発明が解決しようとする課題】しかしながら、この構
造において、Ｎｃｈトランジスタのホットキャリア効果
を十分に抑制するために、電界緩和層として機能するＮ
型拡散層６２ａを十分に形成しようとすると深さ方向に
も深くなりしかも長時間の拡散が必要となる。このた
め、制御性よくドレインを形成することは微細化が進む
につれ困難となり、ショートチャネル効果が発生してし
まい安定したしきい値制御が製造工程上困難となる。

【００１０】本発明は上記の課題を解決するためになさ
れたものであり、その目的は、Ｎｃｈトランジスタのホ
ットキャリア効果による特性劣化と、ショートチャネル
効果によるしきい値電圧の低下を、同時にしかもより効
果的に抑制し、半導体装置の微細化、高速化を達成する
ことである。

【００１１】

【課題を解決するための手段】第１の発明の構成は、Ｐ
型ウェル領域及びＮ型ウェル領域におけるソース及びド
レインを形成する位置において、Ｐ型ウェル領域及びＮ
型ウェル領域よりは不純物濃度が高く、ソース及びドレ
インよりは不純物濃度が低く、ソース及びドレインより
拡散領域の広いＮ型拡散領域の形成された相補型ＭＩＳ
トランジスタ装置において、不純物ドープにより形成さ
れるＰ型ウェル領域は、表面付近において、深さ方向に
実効的なアクセプタ不純物濃度が漸増するような不純物
分布を有しており、前記Ｐ型ウェル領域においてＮ型拡
散領域及びそのＮ型拡散領域に形成されるソース及びド
レインは、不純物分布を補償して、Ｎ伝導型とするよう
に、ドナー不純物をドープすることにより、Ｎ型拡散領
域とソース又はドレインの深さを略等しく構成したこと
を特徴とする。

【００１２】又、第２の発明は、上記の相補型ＭＩＳト
ランジスタ装置の製造方法において、Ｐ型半導体基板の
Ｐ型ウェル領域及びＮ型ウェル領域を形成する領域にド
ナー不純物をドープして、ドープされた領域をＮ伝導型
とし、Ｎ型ウェル領域を形成する部分をマスクしてＰ型
ウェル領域を形成する部分にのみ、既にドープされてい
るドナー不純物密度を過補償する程度にアクセプタ不純
物をドープして、ドープされた領域をＰ伝導型とし、そ
の後、半導体基板を熱処理することにより、Ｐ型ウェル
領域を、表面付近において、深さ方向に実効的なアクセ
プタ不純物濃度が漸増するような不純物分布に形成し、
Ｐ型ウェル領域及びＮ型ウェル領域にゲート電極をマス
クとしてドナー不純物を拡散してＮ型拡散領域を形成
し、Ｐ型ウェル領域のＮ型拡散領域及びＮ型ウェル領域
のＮ型拡散領域に、ゲート電極をマスクとして、それぞ
れ、ドナー不純物及びアクセプタ不純物を拡散して、ソ
ース、ドレインを形成し、 Ｐ型ウェル領域に拡散される
ドナー不純物は、前記不純物分布を補償して、Ｎ型拡散
領域とソース又はドレインの深さが略等しくなるように
拡散されることを特徴とする。

【００１３】

【作用】Ｐ型ウェル領域は、表面付近において、深さ方
向に実効的なアクセプタ不純物濃度が漸増するような不
純物分布に形成したので、Ｎ型拡散領域を形成する時に
ドープされるドナー不純物の一部はそのように分布した
実効アクセプタ不純物を補償するために使用される。よ
って、Ｎ型拡散領域の深さ方向に対する実効的なドナー
分布を急峻に減少させることができ、Ｎ型拡散領域の深
さを薄くできる。一方、このＮ型拡散領域を越えたＰ型
ウェル領域では、そのＮ型拡散領域との境界付近におい
て、Ｎ型拡散領域の形成時のドナー不純物による補償の
ため、実効的なアクセプタ不純物濃度分布は、実効的な
アクセプタ濃度が急激に増加する分布となる。この結
果、ソース及びドレイン形成時にドープされるドナー
も、Ｎ型拡散領域との境界付近境界で急激に増加するア
クセプタ不純物により補償されるため、その境界を越え
てＰ型ウェル領域がＮ伝導型に変化することはない。換
言すれば、Ｎ型拡散領域、ソース及びドレイン形成時の
不純物ドープが制御し易くなる。そして、Ｎ型拡散領域
及びソース、ドレインの深さが略等しくなるという結果
が得られる。

【００１４】一方、Ｐ型ウェル領域を、表面付近におい
て、深さ方向に実効的なアクセプタ不純物濃度が漸増す
るような不純物分布に形成する方法として、上述した第
２の発明の方法が発明された。即ち、Ｐ型基板のウェル
領域を形成する部分に一様にドナー不純物がドープされ
る。これにより、その領域はＮ伝導型に変化される。次
に、Ｐ型ウェル領域を形成する部分だけアクセプタ不純
物がドープされ、その領域はＰ伝導型に変化される。こ
のようにして、Ｎ型ウェル領域、Ｐ型ウェル領域が形成
される。次に、このように処理された基板を熱処理する
ことで、基板表面が酸化される。この時、アクセプタ不
純物とドナー不純物とでは、酸化膜と基板との間で偏析
係数が異なる。即ち、アクセプタ不純物は酸化膜での偏
析係数が基板での偏析係数よりも大きいので、アクセプ
タ不純物が表面の酸化膜に取り込まれるため、深さ方向
に対してアクセプタ不純物が漸増する分布が得られる。
一方、ドナー不純物は、逆に、酸化膜での偏析係数が基
板での偏析係数よりも小さいので、ドナー不純物が酸化
膜側から基板側に取り込まれるため、深さ方向に対して
ドナー不純物が漸減する分布が得られる。この結果、ア
クセプタ不純物とドナー不純物との分布を合わせて、実
効的なアクセプタ不純物密度の分布は、基板表面付近に
おいて、酸化膜との界面から深さ方向に漸増する分布が
得られる。

【００１５】

【発明の効果】第１の発明では、Ｐ型ウェル領域は、表
面付近において、深さ方向に実効的なアクセプタ不純物
濃度が漸増するような不純物分布に形成して、Ｎ型拡散
領域及びソース、ドレインの深さを略等しく、Ｎ型拡散
領域を従来の装置によりも薄くすることができた。よっ
て、ショートチャネル効果を抑制することができた。
又、ショートチャネル効果を抑制できる結果として、素
子をより微細化することができる。

【００１６】第２の発明は、Ｐ型ウェル領域における上
記の実効的なアクセプタ不純物濃度分布が、従来の、Ｐ
型ウェル領域と、Ｎ型ウェル領域との形成部分を、交互
にマスクしてドナー不純物、アクセプタ不純物をドープ
する工程に換えて、Ｎ型ウェル領域を形成する場合に
は、Ｐ型ウェル領域の形成部分と共にドナー不純物をド
ープし、その後、Ｎ型ウェル領域だけをマスクして、Ｐ
型ウェル領域の形成部分にアクセプタ不純物をドープす
るようにしているので、工程数は、従来の製法に比べて
増加せず、マスク形状のみを変更するだけで良いので、
製造が簡単である。

【００１７】

【実施例】以下、本発明を具体的な実施例に基づいて説
明する。図１は、集積回路のＣＭＯＳトランジスタ部分
を示した断面図である。図２〜図５は、そのトランジス
タの製法工程を示した模式図である。図２の（１）に示
すように、Ｐ型の単結晶シリコン基板１０の表面に、表
面の汚染から守るための酸化膜３０を被覆した後、リン
イオン３１を全面にイオン注入する。尚、Ｐ型の単結晶
シリコン基板１０のアクセプタ不純物としてのボロンの
濃度は、例えば１×１０¹⁵／cm³ 程度が適当である。リ
ンイオンの注入量は、基板表面の実効的なドナー不純物
濃度がＰｃｈトランジスタの設計仕様のしきい値電圧が
得られる濃度となるような値に決定される。

【００１８】次に、図２の（２）に示すように、フォト
リソグラフィー法により、Ｎｃｈトランジスタを形成す
る領域以外の領域を、フォトレジスト３２によりマスク
する。そして、Ｎｃｈトランジスタを形成する領域にの
み選択的にボロンイオン３３を注入する。この時のイオ
ン種はボロンに限らずＢＦまたはＢＦ₂ イオン等でも構
わない。この時のボロンイオンの注入量は、基板表面の
実効的なアクセプタ不純物濃度がＮｃｈトランジスタの
設計仕様のしきい値電圧が得られる濃度となるような値
に決定される。

【００１９】次に、フォトレジスト３２を除去して、基
板１０に熱処理を施し、注入したリン、ボロンを拡散す
る。これにより、図３の（３）に示すように、Ｐ型ウェ
ル領域１１ａ、Ｎ型ウェル領域１１ｂが形成され、新た
に、熱酸化による酸化膜３０が形成される。また、後述
のゲート電極に高濃度にリンをドープしたＮ⁺ の多結晶
シリコンを用して、しかも、両トランジスタのしきい値
電圧の絶対値を0.5 〜1.2 Ｖ程度に制御しようとした場
合、Ｐ型ウェル領域１１ａの表面の不純物濃度はＮ型ウ
ェル領域１１ｂの表面の不純物濃度よりも高く、Ｐ型ウ
ェル領域１１ａはＮ型ウェル領域１１ｂに比べて、拡散
深さも深くなる。したがって、Ｐ型ウェル領域１１ａは
基板１０と電気的に導通する。

【００２０】一方、Ｎ型ウェル領域１１ｂは基板１０に
対して電気的に分離された状態になる。このようにして
形成したＰ型ウェル領域１１ａ中にはリン元素とボロン
元素が不純物として存在する。ただし、ボロン元素が量
的に多いため、Ｐ伝導型を示す。

【００２１】ここで、偏析係数を次式で定義すると、偏
折係数＝（シリコン中の不純物平衡濃度）／（酸化膜中
の不純物平衡濃度）リンの偏折係数は１よりも大きく、
ボロンの偏折係数は１よりも小さい。よって、熱処理に
よる拡散過程において、リンは酸化膜３０側からシリコ
ン基板１０側に移動し、逆に、ボロンは、シリコン基板
１０側から酸化膜３０側に移動する。したがって、ウェ
ル形成中の熱処理に酸化処理を加えることにより、リン
に関しては、基板１０の表面で濃度が高くなる、いわゆ
るパイルアップが発生する。逆に、ボロンに関しては、
基板１０の表面で濃度が低くなる。

【００２２】よって、Ｐ型ウェル領域１１ａでは、深さ
方向において、実効的なアクセプタ不純物濃度（ボロン
濃度−リン濃度）が、漸増するような分布となる。図６
は、シミュレーションにより求められたＰ型ウェル領域
１１ａにおける図３に示す線Ｘ１−Ｘ１に沿った不純物
濃度プロファイルである。図６において、曲線ａはリン
の濃度分布を示し、曲線ｂはボロンの濃度分布を示し、
曲線ｃは実効的なアクセプタ不純物の濃度分布を示して
いる。酸化膜・シリコン界面から深さ方向に０．２μｍ
の深さまでウェル濃度が６×１０¹⁶／ｃｍ³ から１．０
×１０¹⁷／ｃｍ³ まで上昇していくことが計算される。

【００２３】このように、Ｐ型ウェル１１ａ及びＮ型ウ
ェル１１ｂが形成された後、図３の（４）に示すよう
に、素子分離用の分離酸化膜１６、ゲート酸化膜１７を
形成する。この様に形成したトランジスタ領域に、図４
の（５）に示すように、多結晶シリコンから成るゲート
電極１８を形成する。通常、ゲート電極１８をエッチン
グにより形成した直後はフォトレジストが残っている
が、これを灰化あるいは濃硫酸、過酸化水素水の混合液
等の酸化性薬剤により洗浄しフォトレジストを除去す
る。

【００２４】この後、ゲート電極１８に酸化膜、窒化
膜、酸化チタン膜、窒化チタン膜等の絶縁膜１９を熱酸
化、熱窒化、スパッタ法、化学気相成長法、あるいは蒸
着法等により被覆する。この絶縁膜膜１９はリンイオン
がゲート電極１８に散乱されずに通過する現象すなわち
チャネリングを防止するためのものである。膜厚さとし
ては０．０４μｍ以上具体的には０．１μｍ程度が適当
である。しかる後、リンイオン３４を基板全面にイオン
注入する。このときのイオン注入条件はＰｃｈトランジ
スタのパンチスルーストップが可能なよう、また、横方
向広がりは、Ｎｃｈトランジスタの電界緩和がホットキ
ャリア耐圧を満足できるように加速電圧、注入量を設定
すれば良い。

【００２５】この後、図５の（７）に示すように、基板
１０に適当な熱処理を施して、Ｐ型ウェル領域１１ａに
Ｎ型拡散領域２１ａ、２２ａが形成され、Ｎ型ウェル領
域１１ｂにＮ型拡散領域２１ｂ、２２ｂが形成される。
このＮ型拡散領域２１ａ、２２ａは、Ｎｃｈトランジス
タに対しては電界緩和層となり得る。また、Ｎ型拡散領
域２１ｂ、２２ｂはＰｃｈトランジスタに対してはパン
チスルーストッパとなる。また、このＮ型拡散領域２１
ａ、２２ａ、２１ｂ、２２ｂの拡散深さは高々０．２μ
ｍもあれば十分である。

【００２６】次に、図５の（７）に示したように、フォ
トリソグラフィー法により、Ｐｃｈトランジスタ部分を
レジスト３５によりマスクした。そして、Ｐ型ウェル領
域１１ａのＮ型拡散領域２１ａ、２２ａにのみ、ゲート
電極１８をマスクとして、ヒ素をイオン注入して、熱拡
散してソース２３ａ、ドレイン２４ａを得た。尚、この
とき注入イオン種として同時にリンを注入してもよい。
リンと砒素を同時に注入した場合には濃度形状はチャネ
ル方向に向かって連続的に変化しトランジスタのオン抵
抗を低減することが可能である。リンを注入することに
より、このようにして形成されたイオン注入直後の不純
物分布は従来の基板面の法線に対し垂直に注入した構造
に比べ、深さ方向には浅く、ゲート直下の横方向には長
くなるように分布する。したがって、その後の熱処理を
適当に行えば、Ｎ型拡散領域２１ａ、２２ａ及びソース
２３ａ及びドレイン２４ａは深さ方向には薄く且つ同じ
厚さで、基板１０の表面に平行な方向には、Ｎ型拡散領
域２１ａ、２２ａを大きくする構造とすることができ
る。

【００２７】次に、図５の（８）に示すように、Ｐ型ウ
ェル領域１１ａをレジスト３６でマスクする。Ｎ型ウェ
ル領域１１ｂのＮ型拡散領域２１ｂ、２２ｂにのみ、ゲ
ート電極１８をマスクとして、ボロンイオン又はＢＦ又
はＢＦ₂ イオンをイオン注入して、熱拡散して、図１に
示すソース２３ｂ、ドレイン２４ｂを得た。次に、図１
に示すように、例えば、酸化膜、窒化膜、リンガラス
（ＰＳＧ）あるいはリンボロンガラス（ＢＰＳＧ）等の
保護膜２９を例えば化学気相成長法、スパッタ法、真空
蒸着法等により形成し、しかる後各トランジスタのソー
ス・ドレイン領域およびゲート電極に接続孔４０を形成
し、各接続孔４０から電極２８により配線を取り出すこ
とによりＣＭＯＳトランジスタを製造した。

【００２８】図７の（１）は、Ｐ型ウェル領域１１ａに
ソース２３ａ及びドレイン２４ａを形成した後のドレイ
ン２４ａの領域における深さ方向の不純物濃度プロファ
イルを模式的に示した図である。即ち、Ｎ型拡散領域２
２ａの形成される前のＰ型ウェル領域１１ａにおける実
効的なアクセプタ不純物濃度は、曲線ａで示すように、
酸化膜・シリコン界面からの深さに対して漸増する特性
を示している（図６の曲線ｃと同じ）。そして、Ｎ型拡
散領域２２ａ及びドレイン２４ａを形成するためのドナ
ー不純物濃度は、曲線ｂに示すように分布する。その結
果、Ｎ型拡散領域２２ａ及びドレイン２４ａを形成する
ためのドナー不純物が曲線ａのように分布する実効的な
アクセプタ不純物により補償され、結果的に、実効的な
ドナー不純物濃度及びアクセプタ不純物濃度は曲線ｃで
示すようになる。この曲線ｃから分かることは、Ｎ伝導
型とＰ伝導型の接合面で実効的なドナー不純物濃度とア
クセプタ不純物濃度の分布が急峻に変化し、その接合面
の深さＸ_j は浅くなるということである。

【００２９】比較のために、Ｐ型ウェル領域１１ａのア
クセプタ不純物濃度を深さに対して均一とした従来の装
置では、図７の（２）に示す不純物濃度分布となり、接
合面の深さＸ_j が深くなると共に、接合面付近で低濃度
のＮ型拡散領域が形成される。 このように、従来の装
置では、電界緩和層のＮ型拡散領域を深さ方向にも深く
する必要がありパンチスルーを起こしやすい構造であっ
た。しかしながら、本発明によれば同一のドレイン構造
であっても深さ方向には接合位置が浅くなるため従来例
に比べてパンチスルーがおこりにくくなり従ってショー
トチャンネル効果によるしきい値電圧の低下も発生しに
くくなる。よって、極めて再現性よく素子を形成するこ
とができる。また、この様に形成した、レジスト塗布工
程は一回だけで済む。したがって、Ｐ型ウェル領域とＮ
型ウェル領域に別々にイオン注入する従来工程に比べて
極めて簡便に形成可能である。また、Ｐ型ウェル領域１
１ａの横方向の広がりはフォトレジストによりパターン
ニングした位置から高々１μｍ程度であり微細化に対し
ても大きな支障はない。

【００３０】本実施例のＣＭＯＳトランジスタ装置によ
り、Ｎｃｈトランジスタにおいてはより従来例に比べて
ショートチャネル効果によるしきい値電圧の増加を抑制
しながら、電界緩和した構造を実現することができる。
Ｎｃｈトランジスタについては、深さ方向に実効的なア
クセプタ濃度が高くなっている。このため従来構造に対
して拡散深さを浅くすることが可能となる。また、横方
向には従来通りの広がりが得られるため電界緩和構造は
確保できる。さらに、横方向に絶縁膜１９を形成した後
に高Ｎ型不純物濃度のソース２３ａ、ドレイン２４ａを
拡散形成させている。よって、横方向の電界緩和構造を
確保できるため、ホットキャリア耐圧は向上する。ま
た、拡散深さは浅く、ショートチャネル効果が抑制可能
となる。さらに電界緩和層も角度イオン注入により浅い
接合が形成される。しかもゲート電極１８直下では横方
向に電界緩和層が形成可能となるため電界緩和層も従来
のごとくソース、ドレイに対して、拡散深さが深くなる
ように形成する必要がなくショートチャネル効果抑制可
能となる。また、本実施例のトランジスタ装置では、Ｎ
型拡散領域２１ａ、２２ａ、２１ｂ、２２ｂが、ゲート
電極１８に重なる状態で形成される。このため、ゲート
電極１８に基板１０の電位に対して正電圧が印加される
と蓄積層が形成される。従来ＬＤＤ構造では電界緩和層
は抵抗成分となってしまい電流能力を低下させるが、本
実施例のトランジスタ装置では、前述のごとく蓄積層が
形成されるため改善される。したがって、本発明のトラ
ンジスタは微細化に適した構造であり、しかも高速化も
可能である。すなわち、本発明で集積回路を構成すれば
従来の構造より高集積が可能である。

【図面の簡単な説明】

【図１】本発明の一実施例にかかるＣＭＯＳトランジス
タの構造を示す断面図。

【図２】実施例トランジスタの製造工程を示した模式
図。

【図３】実施例トランジスタの製造工程を示した模式
図。

【図４】実施例トランジスタの製造工程を示した模式
図。

【図５】実施例トランジスタの製造工程を示した模式
図。

【図６】実施例トランジスタのＰ型ウェル領域における
不純物濃度分布を示した特性図。

【図７】実施例トランジスタ及び従来トランジスタのソ
ース又はドレイン形成部における深さ方向の不純物濃度
分布を示した特性図。

【図８】従来のＣＭＯＳトランジスタ装置の構成を示し
た断面図。

【符号の説明】

１０…半導体基板 １１ａ…Ｐ型ウェル領域 １１ｂ…Ｎ型ウェル領域 １８…ゲート電極 １９…絶縁膜 ２１ａ、２２ａ、２１ｂ、２２ｂ…Ｎ型拡散領域 ２１ａ、２１ｂ…ソース ２２ａ、２２ｂ…ドレイン

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−217666（ＪＰ，Ａ) 特開 昭60−138955（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8238 H01L 27/092

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 Ｐ型ウェル領域及びＮ型ウェル領域にお
   けるソース及びドレインを形成する位置において、前記
   Ｐ型ウェル領域及び前記Ｎ型ウェル領域よりは不純物濃
   度が高く、前記ソース及び前記ドレインよりは不純物濃
   度が低く、前記ソース及び前記ドレインより拡散領域の
   広いＮ型拡散領域の形成された相補型ＭＩＳトランジス
   タ装置において、 不純物ドープにより形成される前記Ｐ型ウェル領域は、
   表面付近において、深さ方向に実効的なアクセプタ不純
   物濃度が漸増するような不純物分布を有しており、前記Ｐ型ウェル領域において 前記Ｎ型拡散領域及びその
   Ｎ型拡散領域に形成される前記ソース及びドレインは、
   前記不純物分布を補償して、Ｎ伝導型とするように、ド
   ナー不純物をドープすることにより、前記Ｎ型拡散領域
   と前記ソース又は前記ドレインの深さを略等しく構成し
   たことを特徴とする相補型ＭＩＳトランジスタ装置。
2. 【請求項２】 Ｐ型半導体基板に形成されたＰ型ウェル
   領域及びＮ型ウェル領域におけるソース及びドレインを
   形成する位置において、前記Ｐ型ウェル領域及び前記Ｎ
   型ウェル領域よりは不純物濃度が高く、前記ソース及び
   前記ドレインよりは不純物濃度が低く、前記ソース及び
   前記ドレインより拡散領域の広いＮ型拡散領域の形成さ
   れた相補型ＭＩＳトランジスタ装置の製造方法におい
   て、 前記Ｐ型半導体基板の前記Ｐ型ウェル領域及び前記Ｎ型
   ウェル領域を形成する領域にドナー不純物をドープし
   て、ドープされた領域をＮ伝導型とし、 前記Ｎ型ウェル領域を形成する部分をマスクして前記Ｐ
   型ウェル領域を形成する部分にのみ、既にドープされて
   いるドナー不純物密度を過補償する程度にアクセプタ不
   純物をドープして、ドープされた領域をＰ伝導型とし、 その後、前記半導体基板を熱処理することにより、前記
   Ｐ型ウェル領域を、表面付近において、深さ方向に実効
   的なアクセプタ不純物濃度が漸増するような不純物分布
   に形成し、 前記Ｐ型ウェル領域及び前記Ｎ型ウェル領域にゲート電
   極をマスクとしてドナー不純物を拡散して前記Ｎ型拡散
   領域を形成し、 前記Ｐ型ウェル領域の前記Ｎ型拡散領域及び前記Ｎ型ウ
   ェル領域の前記Ｎ型拡散領域に、ゲート電極をマスクと
   して、それぞれ、ドナー不純物及びアクセプタ不純物を
   拡散して、ソース、ドレインを形成し、 前記Ｐ型ウェル領域に拡散されるドナー不純物は、前記
   不純物分布を補償して、前記Ｎ型拡散領域と前記ソース
   又は前記ドレインの深さが略等しくなるように拡散され
   る ことを特徴とする相補型ＭＩＳトランジスタ装置の製
   造方法。