JPH0637309A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0637309A JPH0637309A JP18915092A JP18915092A JPH0637309A JP H0637309 A JPH0637309 A JP H0637309A JP 18915092 A JP18915092 A JP 18915092A JP 18915092 A JP18915092 A JP 18915092A JP H0637309 A JPH0637309 A JP H0637309A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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Abstract
(57)【要約】 （修正有）
【目的】 パンチスルーを防ぎ、しきい値電圧Ｖthのば
らつきの少ないＭＯＳ型トランジスタを提供することを
目的とする。 【構成】 ＭＯＳ型トランジスタの形成工程において、
ゲート電極１４形成後に不純物の回転斜めイオン注入或
いは垂直イオン注入後の熱拡散により、基板と同一導電
型の高濃度層１８を、ゲート電極１４直下のチャネル層
付近の濃度が高く且つ分布の幅が広くなるように形成す
る。 【効果】 パンチスルーを防ぐために基板全体の不純物
濃度を不必要に増加させず、チャネル層付近の不純物濃
度のみを高くするため、しきい値電圧Ｖthのばらつきの
少ないＭＯＳ型トランジスタを提供することが可能とな
る。
らつきの少ないＭＯＳ型トランジスタを提供することを
目的とする。 【構成】 ＭＯＳ型トランジスタの形成工程において、
ゲート電極１４形成後に不純物の回転斜めイオン注入或
いは垂直イオン注入後の熱拡散により、基板と同一導電
型の高濃度層１８を、ゲート電極１４直下のチャネル層
付近の濃度が高く且つ分布の幅が広くなるように形成す
る。 【効果】 パンチスルーを防ぐために基板全体の不純物
濃度を不必要に増加させず、チャネル層付近の不純物濃
度のみを高くするため、しきい値電圧Ｖthのばらつきの
少ないＭＯＳ型トランジスタを提供することが可能とな
る。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ型トランジスタ及
びその製造方法に関するものである。
びその製造方法に関するものである。
【０００２】
【従来の技術】ＭＯＳ (Metal Oxide Semiconductor)型
ＬＤＤ (Lightly-doped drain)構造のトランジスタにお
いてはソース／ドレイン拡散層とチャネル領域との境界
面の高電圧を緩和して、トランジスタの信頼性を向上さ
せるために、高電圧ソース／ドレイン拡散層１７のゲー
ト電極よりの内側に低電圧ソース／ドレイン拡散層１６
が形成されている（図１０）。
ＬＤＤ (Lightly-doped drain)構造のトランジスタにお
いてはソース／ドレイン拡散層とチャネル領域との境界
面の高電圧を緩和して、トランジスタの信頼性を向上さ
せるために、高電圧ソース／ドレイン拡散層１７のゲー
ト電極よりの内側に低電圧ソース／ドレイン拡散層１６
が形成されている（図１０）。
【０００３】ところが、一般にはソース／ドレイン拡散
層の不純物濃度はチャネル領域の不純物濃度よりかなり
高いので、ソース／ドレイン拡散層から空乏層が伸びる
ことにより、実効チャネル長は短くなる。ゲート長が短
くなるとゲート長の変動によるしきい値電圧、Ｖthの変
動が大きくなり、パンチスルーが起こる。このソース／
ドレイン拡散層からの空乏層の伸びを押さえるために
は、半導体基板の不純物濃度をある程度高めれば良い。
これまでに、基板の不純物濃度を全体的に高くした構造
（図１１）、ゲート直下の四角形に近い領域にのみ基板
の不純物濃度が高い高濃度層領域１８が形成された構造
などが知られている（図１２）。
層の不純物濃度はチャネル領域の不純物濃度よりかなり
高いので、ソース／ドレイン拡散層から空乏層が伸びる
ことにより、実効チャネル長は短くなる。ゲート長が短
くなるとゲート長の変動によるしきい値電圧、Ｖthの変
動が大きくなり、パンチスルーが起こる。このソース／
ドレイン拡散層からの空乏層の伸びを押さえるために
は、半導体基板の不純物濃度をある程度高めれば良い。
これまでに、基板の不純物濃度を全体的に高くした構造
（図１１）、ゲート直下の四角形に近い領域にのみ基板
の不純物濃度が高い高濃度層領域１８が形成された構造
などが知られている（図１２）。
【０００４】
【発明が解決しようとする課題】従来の基板の不純物濃
度を全体的に高めた構造では、基板バイアスをかけた場
合に、しきい値電圧、Ｖthの変動の度合いが大きくなっ
てしまうという問題がある。
度を全体的に高めた構造では、基板バイアスをかけた場
合に、しきい値電圧、Ｖthの変動の度合いが大きくなっ
てしまうという問題がある。
【０００５】また、ゲート直下の四角形に近い領域の不
純物濃度を高くした構造では、この不純物高濃度層はゲ
ート形成前のイオン注入により形成され、その時点でこ
の高濃度層の位置が確定するために、その後で形成され
るゲートとの位置関係がずれてしまうという問題が生じ
る。ゲート電極とこの高濃度層との位置関係がずれる
と、所望のＶthを持つトランジスタの製造が困難とな
る。
純物濃度を高くした構造では、この不純物高濃度層はゲ
ート形成前のイオン注入により形成され、その時点でこ
の高濃度層の位置が確定するために、その後で形成され
るゲートとの位置関係がずれてしまうという問題が生じ
る。ゲート電極とこの高濃度層との位置関係がずれる
と、所望のＶthを持つトランジスタの製造が困難とな
る。
【０００６】本発明は上記課題に鑑みてなされたもので
あり、その目的とするところは、パンチスルーを抑制す
ることができ、Ｖthのばらつきの少ないＭＯＳ型トラン
ジスタ及びその製造方法を提供することにある。
あり、その目的とするところは、パンチスルーを抑制す
ることができ、Ｖthのばらつきの少ないＭＯＳ型トラン
ジスタ及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】本願第１の発明は第１導
電型の半導体基板上にフィールド酸化膜を形成する工程
と、この半導体基板上の所定の領域にゲート絶縁膜を形
成する工程と、このゲート絶縁膜上にゲート電極を形成
する工程と、このゲート電極をマスクとして前記半導体
基板に第１導電型の不純物を前記ゲート電極周囲の少な
くとも２つの方向より斜めにイオン注入し、所望の濃度
分布の高濃度層を形成する工程と、前記ゲート電極をマ
スクとして前記半導体基板に第２導電型の不純物イオン
を注入し、ｎ-型のソース／ドレイン拡散層を形成する
工程と、前記ゲート電極の側壁部にサイドウオールスペ
ーサを形成する工程と、このサイドウオールスペーサと
ゲート電極をマスクとして前記半導体基板に第２導電型
の不純物をイオン注入し、ｎ+型のソース／ドレイン拡
散層を形成する工程とを含む半導体装置の製造方法を提
供することを特徴とする。
電型の半導体基板上にフィールド酸化膜を形成する工程
と、この半導体基板上の所定の領域にゲート絶縁膜を形
成する工程と、このゲート絶縁膜上にゲート電極を形成
する工程と、このゲート電極をマスクとして前記半導体
基板に第１導電型の不純物を前記ゲート電極周囲の少な
くとも２つの方向より斜めにイオン注入し、所望の濃度
分布の高濃度層を形成する工程と、前記ゲート電極をマ
スクとして前記半導体基板に第２導電型の不純物イオン
を注入し、ｎ-型のソース／ドレイン拡散層を形成する
工程と、前記ゲート電極の側壁部にサイドウオールスペ
ーサを形成する工程と、このサイドウオールスペーサと
ゲート電極をマスクとして前記半導体基板に第２導電型
の不純物をイオン注入し、ｎ+型のソース／ドレイン拡
散層を形成する工程とを含む半導体装置の製造方法を提
供することを特徴とする。
【０００８】また、本願第２の発明は第１導電型の半導
体基板上にフィールド酸化膜を形成する工程と、この半
導体基板上の所望の領域にゲート絶縁膜を形成する工程
と、このゲート絶縁膜上にゲート電極を形成する工程
と、前記ゲート電極をマスクとして前記半導体基板に第
２導電型の不純物をイオン注入し、ｎ-型のソース／ド
レイン拡散層を形成する工程と、このゲート電極の側壁
にサイドウオールスペーサを形成する工程と、このゲー
ト電極及びサイドウオールスペーサをマスクとして前記
半導体基板に第１導電型の不純物を前記ゲート電極及び
サイドウオールスペーサの周囲の少なくとも２つの方向
より斜めにイオン注入し、所望の濃度分布の高濃度層を
形成する工程と、このサイドウオールスペーサとゲート
電極をマスクとして前記半導体基板に第２導電型の不純
物をイオン注入し、ｎ+型のソース／ドレイン拡散層を
形成する工程とを含む半導体装置の製造方法を提供する
ことを特徴とする。
体基板上にフィールド酸化膜を形成する工程と、この半
導体基板上の所望の領域にゲート絶縁膜を形成する工程
と、このゲート絶縁膜上にゲート電極を形成する工程
と、前記ゲート電極をマスクとして前記半導体基板に第
２導電型の不純物をイオン注入し、ｎ-型のソース／ド
レイン拡散層を形成する工程と、このゲート電極の側壁
にサイドウオールスペーサを形成する工程と、このゲー
ト電極及びサイドウオールスペーサをマスクとして前記
半導体基板に第１導電型の不純物を前記ゲート電極及び
サイドウオールスペーサの周囲の少なくとも２つの方向
より斜めにイオン注入し、所望の濃度分布の高濃度層を
形成する工程と、このサイドウオールスペーサとゲート
電極をマスクとして前記半導体基板に第２導電型の不純
物をイオン注入し、ｎ+型のソース／ドレイン拡散層を
形成する工程とを含む半導体装置の製造方法を提供する
ことを特徴とする。
【０００９】
【作用】本発明によると、基板の不純物濃度より高い高
濃度層がソース／ドレイン拡散層からの空乏層を切り離
すような位置に局在するので、ゲート電極がＯＮ時のソ
ース／ドレイン間のパンチスルーを抑制することが可能
となる。
濃度層がソース／ドレイン拡散層からの空乏層を切り離
すような位置に局在するので、ゲート電極がＯＮ時のソ
ース／ドレイン間のパンチスルーを抑制することが可能
となる。
【００１０】また、パンチスルーを抑制するために必要
な領域のみ基板の不純物濃度を高くし、それ以外の領域
は比較的基板の不純物濃度を低く保つ構造であるため、
半導体基板全面に渡って不純物濃度を高くした場合に比
べて、基板バイアス効果によるＶthの変動を低く押える
ことができる。
な領域のみ基板の不純物濃度を高くし、それ以外の領域
は比較的基板の不純物濃度を低く保つ構造であるため、
半導体基板全面に渡って不純物濃度を高くした場合に比
べて、基板バイアス効果によるＶthの変動を低く押える
ことができる。
【００１１】また、ゲート電極形成後に高濃度層形成の
ためのイオン注入を行うため、この高濃度層とゲート電
極との位置関係にずれが生じにくい。よって、Ｖthのば
らつきを小さくすることが可能となる。
ためのイオン注入を行うため、この高濃度層とゲート電
極との位置関係にずれが生じにくい。よって、Ｖthのば
らつきを小さくすることが可能となる。
【００１２】
【実施例】以下、本発明の実施例について、図面を参照
しながら詳細に説明する。図１は本発明のＬＤＤ型ＭＯ
ＳＦＥＴの構造断面図である。
しながら詳細に説明する。図１は本発明のＬＤＤ型ＭＯ
ＳＦＥＴの構造断面図である。
【００１３】Ｐ型Ｓｉ基板１１上に膜厚５０００オング
ストローム程度のフィールド酸化膜１２及びゲート絶縁
膜１３が形成され、この上にゲート絶縁膜１３を介して
ゲート電極１４が形成されている。このゲート電極１４
の側壁にはサイドウオールスペーサ１５が形成されてい
る。また、Ｐ型Ｓｉ基板１１内にはソース／ドレイン拡
散層電極となるｎ-型の拡散層１６とｎ+型の拡散層１７
が形成されている。ゲート電極１４直下のＳｉ基板１１
内には基板と同一導電型の高濃度層１８が形成され、基
板の深い所ではこの高濃度層の幅が狭くなっている。 （実施例１）次に、本発明の第１の実施例の製造工程を
説明する。まず、Ｐ型Ｓｉ基板１１上にＬｏｃｏｓ法に
より、フィールド酸化膜１２を５０００オングストロー
ムの厚さに形成する。
ストローム程度のフィールド酸化膜１２及びゲート絶縁
膜１３が形成され、この上にゲート絶縁膜１３を介して
ゲート電極１４が形成されている。このゲート電極１４
の側壁にはサイドウオールスペーサ１５が形成されてい
る。また、Ｐ型Ｓｉ基板１１内にはソース／ドレイン拡
散層電極となるｎ-型の拡散層１６とｎ+型の拡散層１７
が形成されている。ゲート電極１４直下のＳｉ基板１１
内には基板と同一導電型の高濃度層１８が形成され、基
板の深い所ではこの高濃度層の幅が狭くなっている。 （実施例１）次に、本発明の第１の実施例の製造工程を
説明する。まず、Ｐ型Ｓｉ基板１１上にＬｏｃｏｓ法に
より、フィールド酸化膜１２を５０００オングストロー
ムの厚さに形成する。
【００１４】次にシリコン酸化膜又はシリコン窒化膜等
の絶縁膜を１００オングストロームの厚さに形成し、フ
ォトリソ法及び反応性イオンエッチング法によりパター
ニングをしてゲート絶縁膜１３を形成する（図２
（ａ））。さらにゲート電極１４を２０００オングスト
ロームの厚さに形成する（図２（ｂ））。
の絶縁膜を１００オングストロームの厚さに形成し、フ
ォトリソ法及び反応性イオンエッチング法によりパター
ニングをしてゲート絶縁膜１３を形成する（図２
（ａ））。さらにゲート電極１４を２０００オングスト
ロームの厚さに形成する（図２（ｂ））。
【００１５】次に、例えばＢ+イオンを注入量１×１０
13ions／cm2 、加速電圧１００ＫｅＶでゲート電極の周
囲から斜め方向にＳｉ基板１１内に注入することによ
り、基板と同じ導電型の不純物高濃度層１８をゲート電
極１４直下に逆三角形状に形成する（図３（ａ））。こ
の高濃度層１８によりソース／ドレイン拡散層からの空
乏層の伸びが抑制されゲート長縮小に伴うＶthの低下を
防ぐことができる。
13ions／cm2 、加速電圧１００ＫｅＶでゲート電極の周
囲から斜め方向にＳｉ基板１１内に注入することによ
り、基板と同じ導電型の不純物高濃度層１８をゲート電
極１４直下に逆三角形状に形成する（図３（ａ））。こ
の高濃度層１８によりソース／ドレイン拡散層からの空
乏層の伸びが抑制されゲート長縮小に伴うＶthの低下を
防ぐことができる。
【００１６】次にｎ-型のソース／ドレイン拡散層１６
を例えばＡｓ+を注入量１×１０14ions／cm2 、加速電
圧４５ＫｅＶでＳｉ基板１１内に垂直にイオン注入する
ことにより形成する（図３（ｂ））。
を例えばＡｓ+を注入量１×１０14ions／cm2 、加速電
圧４５ＫｅＶでＳｉ基板１１内に垂直にイオン注入する
ことにより形成する（図３（ｂ））。
【００１７】次に、Ｓｉ基板１１上に、ＣＶＤ法により
ＳｉＯ2 膜を５００オングストロームの厚さに形成し、
ＲＩＥなどの異方性エッチングを行うことにより、ゲー
ト電極１４の側壁部にＳｉＯ2 膜からなるサイドウオー
ルスペーサ１５を形成する（図４（ａ））。
ＳｉＯ2 膜を５００オングストロームの厚さに形成し、
ＲＩＥなどの異方性エッチングを行うことにより、ゲー
ト電極１４の側壁部にＳｉＯ2 膜からなるサイドウオー
ルスペーサ１５を形成する（図４（ａ））。
【００１８】次に、このサイドウオールスペーサ１５及
びゲート電極１４をマスクとして、ｎ+型のソース／ド
レイン拡散層１７を、例えばＡｓ+イオンを注入量５×
１０15ions／cm2 、加速電圧４０ＫｅＶでＳｉ基板１１
内に垂直に注入することにより形成する。ここで、図５
は本発明における高濃度層の基板上での分布を示す図で
あり、図５（ａ）は図６に点線で示したＤ−Ｄ´方向へ
の基板不純物濃度を示している。基板の深い部分では基
板不純物濃度は従来どおりに保たれ、チャネル領域の中
央部分のみ基板の不純物濃度が高くなっている。また、
図５（ｂ）は図６に点線で示したＡ−Ａ´、Ｂ−Ｂ´、
Ｃ−Ｃ´での基板不純物濃度を示している。ソース／ド
レイン拡散層の深さ方向に沿って、高濃度層の幅は狭く
なっている。
びゲート電極１４をマスクとして、ｎ+型のソース／ド
レイン拡散層１７を、例えばＡｓ+イオンを注入量５×
１０15ions／cm2 、加速電圧４０ＫｅＶでＳｉ基板１１
内に垂直に注入することにより形成する。ここで、図５
は本発明における高濃度層の基板上での分布を示す図で
あり、図５（ａ）は図６に点線で示したＤ−Ｄ´方向へ
の基板不純物濃度を示している。基板の深い部分では基
板不純物濃度は従来どおりに保たれ、チャネル領域の中
央部分のみ基板の不純物濃度が高くなっている。また、
図５（ｂ）は図６に点線で示したＡ−Ａ´、Ｂ−Ｂ´、
Ｃ−Ｃ´での基板不純物濃度を示している。ソース／ド
レイン拡散層の深さ方向に沿って、高濃度層の幅は狭く
なっている。
【００１９】この様にチャネル層付近のみの基板不純物
濃度が高くなるような高濃度層を形成することにより、
基板バイアス効果によるＶthの変動を小さくおさえなが
ら、パンチスルーを効果的に抑制することができる。
濃度が高くなるような高濃度層を形成することにより、
基板バイアス効果によるＶthの変動を小さくおさえなが
ら、パンチスルーを効果的に抑制することができる。
【００２０】以下の工程は図示しないが、通常のＭＯＳ
トランジスタの製造方法と同様に層間絶縁膜を形成し、
コンタクト孔を開孔し、金属配線を形成することによ
り、ＭＯＳ型トランジスタを形成する。 （実施例２）本発明の第２の実施例の製造工程を説明す
る。
トランジスタの製造方法と同様に層間絶縁膜を形成し、
コンタクト孔を開孔し、金属配線を形成することによ
り、ＭＯＳ型トランジスタを形成する。 （実施例２）本発明の第２の実施例の製造工程を説明す
る。
【００２１】第１の実施例と同様にゲート電極１４を形
成した後（図２（ｂ））、ｎ-型のソース／ドレイン拡
散層１６を例えばＡｓ+を注入量１×１０14ions／c
m2 、加速電圧４５ＫｅＶでＳｉ基板１１内に垂直にイ
オン注入することにより形成する。次にＣＶＤ法により
ＳｉＯ2 膜を形成し、ＲＩＥによりパターニングして、
サイドウオールスペーサ１５を形成する（図７
（ａ））。
成した後（図２（ｂ））、ｎ-型のソース／ドレイン拡
散層１６を例えばＡｓ+を注入量１×１０14ions／c
m2 、加速電圧４５ＫｅＶでＳｉ基板１１内に垂直にイ
オン注入することにより形成する。次にＣＶＤ法により
ＳｉＯ2 膜を形成し、ＲＩＥによりパターニングして、
サイドウオールスペーサ１５を形成する（図７
（ａ））。
【００２２】このサイドウオールスペーサ１５及びゲー
ト電極１４をマスクとして、例えばＢ+イオンを注入量
１×１０13ions／cm2 、加速電圧１００ＫｅＶでゲート
電極及びサイドウオール周囲から斜めにＳｉ基板内に注
入することにより、基板と同じ導電型の不純物高濃度層
１８をゲート電極１４直下にだ円状に形成する（図７
（ｂ））。この高濃度層１８によりソース／ドレイン拡
散層からの空乏層の伸びが抑制され、ゲート長縮小に伴
うＶthの低下が生じなくなる。
ト電極１４をマスクとして、例えばＢ+イオンを注入量
１×１０13ions／cm2 、加速電圧１００ＫｅＶでゲート
電極及びサイドウオール周囲から斜めにＳｉ基板内に注
入することにより、基板と同じ導電型の不純物高濃度層
１８をゲート電極１４直下にだ円状に形成する（図７
（ｂ））。この高濃度層１８によりソース／ドレイン拡
散層からの空乏層の伸びが抑制され、ゲート長縮小に伴
うＶthの低下が生じなくなる。
【００２３】以下、図示しないが実施例１と同様の条件
でＡｓ+のイオン注入を行うことにより、Ｓｉ基板１１
内にｎ+型のソース／ドレイン拡散層１７を形成する
（図８）。
でＡｓ+のイオン注入を行うことにより、Ｓｉ基板１１
内にｎ+型のソース／ドレイン拡散層１７を形成する
（図８）。
【００２４】本実施例では、第１の実施例と比べサイド
ウオールの幅分、イオン注入の際のマスクの幅が広くな
る。このため、高濃度層の形状はだ円状となりチャネル
方向の幅がより短くなる。この形状の高濃度層は特に微
細なトランジスタの形成に有効である。 （実施例３）本発明の第３の実施例の製造工程を説明す
る。本実施例では逆三角形状、あるいはだ円状の高濃度
層を形成するのに、イオンの斜め注入を行わず、イオン
注入後の熱拡散を行う。
ウオールの幅分、イオン注入の際のマスクの幅が広くな
る。このため、高濃度層の形状はだ円状となりチャネル
方向の幅がより短くなる。この形状の高濃度層は特に微
細なトランジスタの形成に有効である。 （実施例３）本発明の第３の実施例の製造工程を説明す
る。本実施例では逆三角形状、あるいはだ円状の高濃度
層を形成するのに、イオンの斜め注入を行わず、イオン
注入後の熱拡散を行う。
【００２５】第１の実施例と同様にゲート電極１４を形
成した後（図２（ｂ））、このゲート電極１４をマスク
として、例えばＢ+イオンを注入量１×１０13ions／cm2
、加速電圧１００ＫｅＶでＳｉ基板１１内に垂直に注
入する（図９（ａ））。次に、８５０℃で１００〜２０
０ｍｉｎ熱処理を行うことにより、不純物イオンを拡散
させ、逆三角形状の高濃度層１８を形成する（図９
（ｂ））。
成した後（図２（ｂ））、このゲート電極１４をマスク
として、例えばＢ+イオンを注入量１×１０13ions／cm2
、加速電圧１００ＫｅＶでＳｉ基板１１内に垂直に注
入する（図９（ａ））。次に、８５０℃で１００〜２０
０ｍｉｎ熱処理を行うことにより、不純物イオンを拡散
させ、逆三角形状の高濃度層１８を形成する（図９
（ｂ））。
【００２６】次に、ｎ-型のソース／ドレイン拡散層１
６を例えばＡｓ+を注入量１×１０14ions／cm2 、加速
電圧４５ＫｅＶでＳｉ基板１１内に垂直にイオン注入す
ることにより形成する（図３（ｂ））。
６を例えばＡｓ+を注入量１×１０14ions／cm2 、加速
電圧４５ＫｅＶでＳｉ基板１１内に垂直にイオン注入す
ることにより形成する（図３（ｂ））。
【００２７】次に、Ｓｉ基板１１上に、ＣＶＤ法により
ＳｉＯ2 膜を５００オングストロームの厚さに形成し、
ＲＩＥなどの異方性エッチングを行うことにより、ゲー
ト電極１４の側壁部にＳｉＯ2 膜からなるサイドウオー
ルスペーサ１５を形成する（図４（ａ））。
ＳｉＯ2 膜を５００オングストロームの厚さに形成し、
ＲＩＥなどの異方性エッチングを行うことにより、ゲー
ト電極１４の側壁部にＳｉＯ2 膜からなるサイドウオー
ルスペーサ１５を形成する（図４（ａ））。
【００２８】次に、このサイドウオールスペーサ１５及
びゲート電極１４をマスクとして、ｎ+型のソース／ド
レイン拡散層１７を、例えばＡｓ+イオンを注入量５×
１０15ions／cm2 、加速電圧４０ＫｅＶでＳｉ基板１１
内に垂直に注入することりより形成する。
びゲート電極１４をマスクとして、ｎ+型のソース／ド
レイン拡散層１７を、例えばＡｓ+イオンを注入量５×
１０15ions／cm2 、加速電圧４０ＫｅＶでＳｉ基板１１
内に垂直に注入することりより形成する。
【００２９】尚、上述のＢ+イオンの注入及び拡散のた
めの熱処理はサイドウオールスペーサ形成後に行っても
良い。その場合、高濃度層１８の形状はだ円に近くなり
チャネル方向の幅も狭くなる。
めの熱処理はサイドウオールスペーサ形成後に行っても
良い。その場合、高濃度層１８の形状はだ円に近くなり
チャネル方向の幅も狭くなる。
【００３０】以下の工程は図示しないが、通常のＭＯＳ
トランジスタの製造方法と同様に層間絶縁膜を形成し、
コンタクト孔を開孔し、金属配線を形成することによ
り、ＭＯＳ型トランジスタを形成する。
トランジスタの製造方法と同様に層間絶縁膜を形成し、
コンタクト孔を開孔し、金属配線を形成することによ
り、ＭＯＳ型トランジスタを形成する。
【００３１】以上の実施例は、Ｎチャネル型のトランジ
スタへの適用例であるが、Ｐチャネル型トランジスタに
も同様に適用することができる。その際には、基板表面
付近の導電型はＮ型となり、本実施例中のＢを例えばＰ
またはＡｓに、Ａｓを例えばＢまたはＢＦ2 に変えれば
良い。
スタへの適用例であるが、Ｐチャネル型トランジスタに
も同様に適用することができる。その際には、基板表面
付近の導電型はＮ型となり、本実施例中のＢを例えばＰ
またはＡｓに、Ａｓを例えばＢまたはＢＦ2 に変えれば
良い。
【００３２】
【発明の効果】以上説明したように、本発明によれば不
純物高濃度層をゲート電極直下に基板の深さ方向に沿っ
て狭くなるように形成するため、基板の不純物濃度を不
必要に増加させることなく、パンチスルーの抑制と同時
に基板バイアス効果によるＶｔｈの変動も抑制すること
ができる。
純物高濃度層をゲート電極直下に基板の深さ方向に沿っ
て狭くなるように形成するため、基板の不純物濃度を不
必要に増加させることなく、パンチスルーの抑制と同時
に基板バイアス効果によるＶｔｈの変動も抑制すること
ができる。
【００３３】また、この高濃度層はゲート電極形成後に
形成するため、高濃度層とゲート電極との位置のずれが
生じにくく、トランジスタのＶｔｈのばらつきを防ぐこ
とができる。
形成するため、高濃度層とゲート電極との位置のずれが
生じにくく、トランジスタのＶｔｈのばらつきを防ぐこ
とができる。
【図１】 本発明の半導体装置を示す構造断面図。
【図２】 本発明の第１の実施例を示す製造工程図。
【図３】 本発明の第１の実施例を示す製造工程図。
【図４】 本発明の第１の実施例を示す製造工程図。
【図５】 本発明の半導体装置における高濃度層の分布
を示す図。
を示す図。
【図６】 図５に示した高濃度層分布の位置を示す図。
【図７】 本発明の第２の実施例を示す製造工程図。
【図８】 本発明の第２の実施例を示す製造工程図。
【図９】 本発明の第３の実施例を示す製造工程図。
【図１０】 従来のＬＤＤ構造のＭＯＳ型トランジスタ
を示す構造断面図。
を示す構造断面図。
【図１１】 従来のＭＯＳ型トランジスタにおけるパン
チスルー防止のための高濃度層形成例を示す図。
チスルー防止のための高濃度層形成例を示す図。
【図１２】 従来のＭＯＳ型トランジスタにおけるパン
チスルー防止のための高濃度層形成例を示す図。
チスルー防止のための高濃度層形成例を示す図。
１１…半導体基板 １２…フィールド酸化膜 １３…ゲート絶縁膜 １４…ゲート電極 １５…サイドウオールスペーサ １６…ｎ-型ソース／ドレイン拡散層 １７…ｎ+型ソース／ドレイン拡散層 １８…高濃度層
Claims (4)
- 【請求項１】 第１導電型の半導体基板上にフィールド
酸化膜を形成する工程と、この半導体基板上の所望の領
域にゲート絶縁膜を形成する工程と、このゲート絶縁膜
上にゲート電極を形成する工程と、このゲート電極をマ
スクとして前記半導体基板に第１導電型の不純物を前記
ゲート電極周囲の少なくとも２つの方向より斜めにイオ
ン注入し、所望の濃度分布の高濃度層を形成する工程
と、前記ゲート電極をマスクとして前記半導体基板に第
２導電型の不純物をイオン注入し、ｎ-型のソース／ド
レイン拡散層を形成する工程と、前記ゲート電極の側壁
部にサイドウオールスペーサを形成する工程と、このサ
イドウオールスペーサとゲート電極をマスクとして前記
半導体基板に第２導電型の不純物をイオン注入し、ｎ+
型のソース／ドレイン拡散層を形成する工程とを含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 第１導電型の半導体基板上にフィールド
酸化膜を形成する工程と、この半導体基板上の所望の領
域にゲート絶縁膜を形成する工程と、このゲート絶縁膜
上にゲート電極を形成する工程と、前記ゲート電極をマ
スクとして前記半導体基板に第２導電型の不純物をイオ
ン注入し、ｎ-型のソース／ドレイン拡散層を形成する
工程と、このゲート電極の側壁にサイドウオールスペー
サを形成する工程と、このゲート電極及びサイドウオー
ルスペーサをマスクとして前記半導体基板に第１導電型
の不純物を前記ゲート電極及びサイドウオールスペーサ
の周囲の少なくとも２つの方向より斜めにイオン注入
し、所望の濃度分布の高濃度層を形成する工程と、この
サイドウオールスペーサとゲート電極をマスクとして前
記半導体基板に第２導電型の不純物をイオン注入し、ｎ
+型のソース／ドレイン拡散層を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。 - 【請求項３】 前記第１導電型の不純物をイオン注入す
る工程において、この不純物を基板に対して垂直にイオ
ン注入した後、熱処理により拡散させ所望の濃度分布の
高濃度層を形成することを特徴とする請求項１又は２記
載の半導体装置の製造方法。 - 【請求項４】 前記高濃度層の濃度分布は接合深さより
浅い所定の領域で、最も高くなっており、チャネル層延
在方向の分布の幅も広くなることを特徴とする請求項
１、２又は３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18915092A JPH0637309A (ja) | 1992-07-16 | 1992-07-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18915092A JPH0637309A (ja) | 1992-07-16 | 1992-07-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637309A true JPH0637309A (ja) | 1994-02-10 |
Family
ID=16236270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18915092A Pending JPH0637309A (ja) | 1992-07-16 | 1992-07-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637309A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5957748A (en) * | 1996-12-13 | 1999-09-28 | Triumph International (Japan), Ltd. | Women's clothing |
| EP0970513A4 (en) * | 1996-12-30 | 2000-01-12 | Intel Corp | SEQUENTIAL RISE OF A THRESHOLD TENSION BY WELL AMPLIFICATION |
| EP1020921A2 (en) * | 1999-01-06 | 2000-07-19 | Lucent Technologies Inc. | Analog MOSFET devices |
| US7034366B2 (en) | 2002-08-19 | 2006-04-25 | Fujitsu Limited | Semiconductor device, manufacturing method thereof, and CMOS integrated circuit device |
| US7053450B2 (en) | 2003-07-02 | 2006-05-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2007088488A (ja) * | 2006-10-18 | 2007-04-05 | Renesas Technology Corp | 電界効果トランジスタ及びその製造方法 |
| WO2008111437A1 (ja) * | 2007-03-05 | 2008-09-18 | Nec Corporation | 半導体装置の製造方法 |
-
1992
- 1992-07-16 JP JP18915092A patent/JPH0637309A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5957748A (en) * | 1996-12-13 | 1999-09-28 | Triumph International (Japan), Ltd. | Women's clothing |
| EP0970513A4 (en) * | 1996-12-30 | 2000-01-12 | Intel Corp | SEQUENTIAL RISE OF A THRESHOLD TENSION BY WELL AMPLIFICATION |
| EP0970513A2 (en) * | 1996-12-30 | 2000-01-12 | Intel Corporation | Well boosting threshold voltage rollup |
| KR20000069811A (ko) * | 1996-12-30 | 2000-11-25 | 피터 엔. 데트킨 | 임계전압을 승압하는 웰 부스팅 |
| EP1020921A2 (en) * | 1999-01-06 | 2000-07-19 | Lucent Technologies Inc. | Analog MOSFET devices |
| EP1020921A3 (en) * | 1999-01-06 | 2004-07-21 | Lucent Technologies Inc. | Analog MOSFET devices |
| US7034366B2 (en) | 2002-08-19 | 2006-04-25 | Fujitsu Limited | Semiconductor device, manufacturing method thereof, and CMOS integrated circuit device |
| US7157776B2 (en) | 2002-08-19 | 2007-01-02 | Fujitsu Limited | Semiconductor device, manufacturing method thereof, and CMOS integrated circuit device |
| US7354817B2 (en) | 2002-08-19 | 2008-04-08 | Fujitsu Limited | Semiconductor device, manufacturing method thereof, and CMOS integrated circuit device |
| US7053450B2 (en) | 2003-07-02 | 2006-05-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2007088488A (ja) * | 2006-10-18 | 2007-04-05 | Renesas Technology Corp | 電界効果トランジスタ及びその製造方法 |
| WO2008111437A1 (ja) * | 2007-03-05 | 2008-09-18 | Nec Corporation | 半導体装置の製造方法 |
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