JP2953915B2 - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JP2953915B2 JP2953915B2 JP5199778A JP19977893A JP2953915B2 JP 2953915 B2 JP2953915 B2 JP 2953915B2 JP 5199778 A JP5199778 A JP 5199778A JP 19977893 A JP19977893 A JP 19977893A JP 2953915 B2 JP2953915 B2 JP 2953915B2
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Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ構造トランジ
スタを有する半導体集積回路装置の構造およびその製造
方法に関するものである。
スタを有する半導体集積回路装置の構造およびその製造
方法に関するものである。
【０００２】
【従来の技術】近年、ＩＣやＬＳＩなどの半導体装置の
高密度化、高集積化が著しく進み、それに対応した半導
体素子の微細化構造の開発も進められている。高集積化
を追求する上でＭＯＳ型電界効果トランジスタ（MOSFE
T: Metal-Oxide-SemiconductorField Effect Transisto
r ）が有利であるが、これを有する半導体集積回路装置
の集積度が高まるに連れてチップ内での消費電力が増加
する。したがって、高集積化とともに低消費電力を求め
るならば、ＣＭＯＳ（Complementary MOS)構造を有する
ＣＭＯＳデバイスが適している。
高密度化、高集積化が著しく進み、それに対応した半導
体素子の微細化構造の開発も進められている。高集積化
を追求する上でＭＯＳ型電界効果トランジスタ（MOSFE
T: Metal-Oxide-SemiconductorField Effect Transisto
r ）が有利であるが、これを有する半導体集積回路装置
の集積度が高まるに連れてチップ内での消費電力が増加
する。したがって、高集積化とともに低消費電力を求め
るならば、ＣＭＯＳ（Complementary MOS)構造を有する
ＣＭＯＳデバイスが適している。
【０００３】さらに、半導体素子を微細化構造に適する
ようにするために図１６の様な構造のＭＯＳＦＥＴが知
られている（特願平３−１９８２８２号、特開平５ー２
１７３０号参照）。これは、例えば、ＣＭＯＳ半導体集
積回路などに好適なものであり、不純物濃度が２×１０
15cm-3程度のＮ型シリコン半導体基板１に形成される。
ＭＯＳＦＥＴは、この半導体基板に形成された２重の不
純物拡散領域（以下、ウエルという）ウエル内に配置さ
れる。そして、図示されていないが、他の素子は、半導
体基板内に直接設けたり、他のウエルや２重ウエル等の
中に形成する。
ようにするために図１６の様な構造のＭＯＳＦＥＴが知
られている（特願平３−１９８２８２号、特開平５ー２
１７３０号参照）。これは、例えば、ＣＭＯＳ半導体集
積回路などに好適なものであり、不純物濃度が２×１０
15cm-3程度のＮ型シリコン半導体基板１に形成される。
ＭＯＳＦＥＴは、この半導体基板に形成された２重の不
純物拡散領域（以下、ウエルという）ウエル内に配置さ
れる。そして、図示されていないが、他の素子は、半導
体基板内に直接設けたり、他のウエルや２重ウエル等の
中に形成する。
【０００４】この半導体装置の製造方法を次に説明す
る。
る。
【０００５】まず、この半導体基板１に、マスク（図示
せず）を用いてボロンをイオン注入し、約１１９０℃の
熱処理を数時間行って、半導体基板表面からの深さが約
５μm 程度でピーク不純物濃度が６×１０16cm-3程度の
深いＰウエル６を形成する。ついで、リンをイオン注入
し、熱処理を数時間行ってこのウエルの中に接合深さ
（Ｘj ）、すなわち、半導体基板表面からの深さが約
１．０μm で、ピーク不純物濃度が１×１０17cm-3程度
の浅いＮウエル２を形成する。半導体基板１とＮウエル
２およびＰウエル６の表面界面には、ＬＯＣＯＳ法など
の選択酸化技術で素子分離領域（図示せず）を形成す
る。次に、Ｎウエル２表面の中央にゲート酸化膜（Ｓｉ
Ｏ2 ）４を４０〜５０ｎｍ程度堆積させる。この酸化膜
を通して半導体基板１中に閾値電圧（Ｖth）を制御する
ためにボロンをイオン注入する。ゲート酸化膜４上に
は、例えば、多結晶シリコン（以下、ポリシリコンとい
う）を堆積し、この中にリンを拡散した後パターニング
を行ってゲート電極５を得る。さらに、ゲート電極５の
両側から半導体基板１にボロンなどをイオン注入し、熱
拡散を行って不純物濃度が１×１０21cm-3程度のＰ+ ソ
ース／ドレイン領域３を形成する。
せず）を用いてボロンをイオン注入し、約１１９０℃の
熱処理を数時間行って、半導体基板表面からの深さが約
５μm 程度でピーク不純物濃度が６×１０16cm-3程度の
深いＰウエル６を形成する。ついで、リンをイオン注入
し、熱処理を数時間行ってこのウエルの中に接合深さ
（Ｘj ）、すなわち、半導体基板表面からの深さが約
１．０μm で、ピーク不純物濃度が１×１０17cm-3程度
の浅いＮウエル２を形成する。半導体基板１とＮウエル
２およびＰウエル６の表面界面には、ＬＯＣＯＳ法など
の選択酸化技術で素子分離領域（図示せず）を形成す
る。次に、Ｎウエル２表面の中央にゲート酸化膜（Ｓｉ
Ｏ2 ）４を４０〜５０ｎｍ程度堆積させる。この酸化膜
を通して半導体基板１中に閾値電圧（Ｖth）を制御する
ためにボロンをイオン注入する。ゲート酸化膜４上に
は、例えば、多結晶シリコン（以下、ポリシリコンとい
う）を堆積し、この中にリンを拡散した後パターニング
を行ってゲート電極５を得る。さらに、ゲート電極５の
両側から半導体基板１にボロンなどをイオン注入し、熱
拡散を行って不純物濃度が１×１０21cm-3程度のＰ+ ソ
ース／ドレイン領域３を形成する。
【０００６】このようにして形成されたＭＯＳＦＥＴで
は、Ｎウエル２には４Ｖの内部電源電圧（Ｖint ）が印
加されており、Ｐウエル６には一定の電圧Ｖbb（−２
Ｖ）が加えられ、ゲート電極５にゲート電圧Ｖｇが印加
される。また、ウエル領域に形成されたＰＮ接合に加わ
る逆バイアス容量をＭＯＳＦＥＴの制御に利用するた
め、ウエル領域に外部から逆バイアス加えられる。
は、Ｎウエル２には４Ｖの内部電源電圧（Ｖint ）が印
加されており、Ｐウエル６には一定の電圧Ｖbb（−２
Ｖ）が加えられ、ゲート電極５にゲート電圧Ｖｇが印加
される。また、ウエル領域に形成されたＰＮ接合に加わ
る逆バイアス容量をＭＯＳＦＥＴの制御に利用するた
め、ウエル領域に外部から逆バイアス加えられる。
【０００７】従来のＣＭＯＳ構造の半導体集積回路装置
が形成される半導体基板内のウエル領域の深さはＮウエ
ルでもＰウエルでもその半導体基板表面からの深さは２
μm以上あり、通常は、４〜５μm 程度の深さのものを
用いる。しかし、図１６に示されたような浅いウエルを
有する構造では、従来例に比較してドレイン電流量がか
なり多くなるとともに、チャネル領域下の空乏層容量と
Ｎウエル−Ｐウエル間の逆バイアス容量とが結合するの
で、空乏層が印加されるゲート電圧で得られる空乏層よ
り大きくなり、実質的に低電圧で動作する事になる。
が形成される半導体基板内のウエル領域の深さはＮウエ
ルでもＰウエルでもその半導体基板表面からの深さは２
μm以上あり、通常は、４〜５μm 程度の深さのものを
用いる。しかし、図１６に示されたような浅いウエルを
有する構造では、従来例に比較してドレイン電流量がか
なり多くなるとともに、チャネル領域下の空乏層容量と
Ｎウエル−Ｐウエル間の逆バイアス容量とが結合するの
で、空乏層が印加されるゲート電圧で得られる空乏層よ
り大きくなり、実質的に低電圧で動作する事になる。
【０００８】
【発明が解決しようとする課題】しかし、半導体集積回
路装置の微細化に対応して単にウエルを浅くした図１６
に示す構造のＭＯＳＦＥＴでは、このＭＯＳＦＥＴが形
成されているウエル領域とこのウエル領域と接合を形成
する半導体基板あるいはこのウエル領域を囲む他のウエ
ル領域とに外部から電位を固定するための外部電極を設
けなければならない。ところが、図１６のような２重ウ
エル構造のウエルでは、可能な限り狭くして微細化を進
める必要がある。したがって、外側のウエル６は、限り
なく内側のウエルに接近し、実質的に外側のウエル６は
半導体基板１の表面に露出しないようになるので、例え
ば、外側のウエル６には外部電極を形成する余地がなく
なるという問題がある。
路装置の微細化に対応して単にウエルを浅くした図１６
に示す構造のＭＯＳＦＥＴでは、このＭＯＳＦＥＴが形
成されているウエル領域とこのウエル領域と接合を形成
する半導体基板あるいはこのウエル領域を囲む他のウエ
ル領域とに外部から電位を固定するための外部電極を設
けなければならない。ところが、図１６のような２重ウ
エル構造のウエルでは、可能な限り狭くして微細化を進
める必要がある。したがって、外側のウエル６は、限り
なく内側のウエルに接近し、実質的に外側のウエル６は
半導体基板１の表面に露出しないようになるので、例え
ば、外側のウエル６には外部電極を形成する余地がなく
なるという問題がある。
【０００９】
【課題を解決するための手段】したがって、本発明の目
的は、ＭＯＳＦＥＴのチャネル直下のウエルの半導体基
板表面からの深さを浅くして、そのウエル領域に印加さ
れるバイアスによってＭＯＳＦＥＴの動作特性を調整
し、そのときのバイアスが印加される外部電極の位置を
適正化することのできる半導体集積回路装置およびその
製造方法を提供することである。
的は、ＭＯＳＦＥＴのチャネル直下のウエルの半導体基
板表面からの深さを浅くして、そのウエル領域に印加さ
れるバイアスによってＭＯＳＦＥＴの動作特性を調整
し、そのときのバイアスが印加される外部電極の位置を
適正化することのできる半導体集積回路装置およびその
製造方法を提供することである。
【００１０】本発明にかかる半導体装置によれば、第１
導電型の半導体基板と、前記半導体基板に形成された第
２導電型の第１のウエル領域と、前記半導体基板に形成
され、前記第１のウエル領域を囲む第１導電型の第２の
ウエル領域と、前記半導体基板に形成された第１導電型
の第３のウエル領域と、前記半導体基板に形成され、前
記第３のウエル領域を囲む第２導電型の第４のウエル領
域と、前記第１のウエル領域に形成され、ゲート絶縁膜
の上にゲート電極を有する第１導電型ＭＯＳ型電界効果
トランジスタと、前記第３のウエル領域に形成され、ゲ
ート絶縁膜の上にゲート電極を有する第２導電型ＭＯＳ
型電界効果トランジスタと、前記第１のウエル領域上及
び前記第３のウエル領域上のそれぞれに形成されたバイ
アスを印加する手段とを備え、前記第１のウエル領域と
前記第４のウエル領域とは隣接しており、かつ、前記第
１のウエル領域の、前記第１導電型ＭＯＳ型電界効果ト
ランジスタのゲート電極下の前記半導体基板表面からの
深さは、前記第１のウエル領域とゲート絶縁膜間の界面
から延びる空乏層と前記第１のウエル領域と第２のウエ
ル領域の界面で形成される空乏層とが接触する深さとな
っており、前記第３のウエル領域の、前記第２導電型Ｍ
ＯＳ型電界効果トランジスタのゲート電極下の前記半導
体基板表面からの深さは、前記第３のウエル領域とゲー
ト絶縁膜間の界面から延びる空乏層と前記第３のウエル
と第４のウエルの界面で形成される空乏層とが接触する
深さとなっていることを特徴とする。
導電型の半導体基板と、前記半導体基板に形成された第
２導電型の第１のウエル領域と、前記半導体基板に形成
され、前記第１のウエル領域を囲む第１導電型の第２の
ウエル領域と、前記半導体基板に形成された第１導電型
の第３のウエル領域と、前記半導体基板に形成され、前
記第３のウエル領域を囲む第２導電型の第４のウエル領
域と、前記第１のウエル領域に形成され、ゲート絶縁膜
の上にゲート電極を有する第１導電型ＭＯＳ型電界効果
トランジスタと、前記第３のウエル領域に形成され、ゲ
ート絶縁膜の上にゲート電極を有する第２導電型ＭＯＳ
型電界効果トランジスタと、前記第１のウエル領域上及
び前記第３のウエル領域上のそれぞれに形成されたバイ
アスを印加する手段とを備え、前記第１のウエル領域と
前記第４のウエル領域とは隣接しており、かつ、前記第
１のウエル領域の、前記第１導電型ＭＯＳ型電界効果ト
ランジスタのゲート電極下の前記半導体基板表面からの
深さは、前記第１のウエル領域とゲート絶縁膜間の界面
から延びる空乏層と前記第１のウエル領域と第２のウエ
ル領域の界面で形成される空乏層とが接触する深さとな
っており、前記第３のウエル領域の、前記第２導電型Ｍ
ＯＳ型電界効果トランジスタのゲート電極下の前記半導
体基板表面からの深さは、前記第３のウエル領域とゲー
ト絶縁膜間の界面から延びる空乏層と前記第３のウエル
と第４のウエルの界面で形成される空乏層とが接触する
深さとなっていることを特徴とする。
【００１１】また、本発明にかかる半導体装置によれ
ば、第１導電型の半導体基板と、前記半導体基板に形成
された第２導電型の第１のウエル領域と、前記第１のウ
エル領域上に形成された素子分離用のフィールド酸化膜
と、前記半導体基板に形成された第１導電型の第２のウ
エル領域と、前記半導体基板に形成され、前記第２のウ
エル領域を囲む第２導電型の第３のウエル領域と、前記
第１のウエル領域に形成され、ゲート絶縁膜上に形成さ
れたゲート電極を有する第１導電型ＭＯＳ型電界効果ト
ランジスタと、前記第２のウエル領域に形成され、ゲー
ト絶縁膜上に形成されたゲート電極を有する第２導電型
ＭＯＳ型電界効果トランジスタと、前記フィールド酸化
膜下の前記第１のウエル領域に形成された第２導電型の
チャネルストッパ領域と、前記第１のウエル領域上及び
前記第２のウエル領域上のそれぞれに形成されたバイア
スを印加する手段とを備え、前記第１のウエル領域に形
成された第２導電型のチャネルストッパ領域は、前記第
３のウエル領域と接続しており、かつ、前記第１のウエ
ル領域の、前記第１導電型ＭＯＳ型電界効果トランジス
タのゲート電極下の前記半導体基板表面からの深さは、
前記第１のウエル領域とゲート絶縁膜間の界面から延び
る空乏層と前記第１のウエル領域と基板の界面で形成さ
れる空乏層とが接触する深さとなっており、前記第２の
ウエル領域の、前記第２導電型ＭＯＳ型電界効果トラン
ジスタのゲート電極下の前記半導体基板表面からの深さ
は、前記第２のウエル領域とゲート絶縁膜間の界面から
延びる空乏層と前記第２のウエル領域と第３のウエル領
域の界面で形成される空乏層とが接触する深さとなって
いることを特徴とする。また、本発明にかかる半導体装
置によれば、第１導電型の半導体基板と、前記半導体基
板に形成された第２導電型の第１のウエル領域と、前記
第１のウエル領域上に形成された素子分離用のフィール
ド酸化膜と、前記半導体基板に形成された第１導電型の
第２のウエル領域と、前記半導体基板に形成され、前記
第２のウエル領域を囲む第２導電型の第３のウエル領域
と、前記第１のウエル領域に形成され、ゲート絶縁膜上
に形成されたゲート電極を有する第１導電型ＭＯＳ型電
界効果トランジスタと、前記第２のウエル領域に形成さ
れ、ゲート絶縁膜上に形成されたゲート電極を有する第
２導電型ＭＯＳ型電界効果トランジスタと、前記フィー
ルド酸化膜下の前記第１のウエル領域に形成された第２
導電型の第１のチャネルストッパ領域と、前記第１のチ
ャネルストッパ領域に隣接して前記第２のウエル領域に
形成された第１導電型の第２のチャネルストッパ領域
と、前記第１のウエル領域上及び前記第２のウエル領域
上のそれぞれに形成されたバイアスを印加する手段とを
備え、前記第２のチャネルストッパ領域の前記半導体基
板表面からの深さは、前記第１のチャネルストッパ領域
の前記半導体基板表面からの深さよりも浅く形成されて
前記第１のチャネルストッパ領域は、前記第３のウエル
領域と接続しており、かつ、前記第１のウエル領域の、
前記第１導電型ＭＯＳ型電界効果トランジスタのゲート
電極下の前記半導体基板表面からの深さは、前記第１の
ウエル領域とゲート絶縁膜間の界面から延びる空乏層と
前記第１のウエル領域と基板の界面で形成される空乏層
とが接触する深さとなっており、前記第２のウエル領域
の、前記第２導電型ＭＯＳ型電界効果トランジスタのゲ
ート電極下の前記半導体基板表面からの深さは、前記第
２のウエル領域とゲート絶縁膜間の界面から延びる空乏
層と前記第２のウエル領域と第３のウエル領域の界面で
形成される空乏層とが接触する深さとなっていることを
特徴とする。
ば、第１導電型の半導体基板と、前記半導体基板に形成
された第２導電型の第１のウエル領域と、前記第１のウ
エル領域上に形成された素子分離用のフィールド酸化膜
と、前記半導体基板に形成された第１導電型の第２のウ
エル領域と、前記半導体基板に形成され、前記第２のウ
エル領域を囲む第２導電型の第３のウエル領域と、前記
第１のウエル領域に形成され、ゲート絶縁膜上に形成さ
れたゲート電極を有する第１導電型ＭＯＳ型電界効果ト
ランジスタと、前記第２のウエル領域に形成され、ゲー
ト絶縁膜上に形成されたゲート電極を有する第２導電型
ＭＯＳ型電界効果トランジスタと、前記フィールド酸化
膜下の前記第１のウエル領域に形成された第２導電型の
チャネルストッパ領域と、前記第１のウエル領域上及び
前記第２のウエル領域上のそれぞれに形成されたバイア
スを印加する手段とを備え、前記第１のウエル領域に形
成された第２導電型のチャネルストッパ領域は、前記第
３のウエル領域と接続しており、かつ、前記第１のウエ
ル領域の、前記第１導電型ＭＯＳ型電界効果トランジス
タのゲート電極下の前記半導体基板表面からの深さは、
前記第１のウエル領域とゲート絶縁膜間の界面から延び
る空乏層と前記第１のウエル領域と基板の界面で形成さ
れる空乏層とが接触する深さとなっており、前記第２の
ウエル領域の、前記第２導電型ＭＯＳ型電界効果トラン
ジスタのゲート電極下の前記半導体基板表面からの深さ
は、前記第２のウエル領域とゲート絶縁膜間の界面から
延びる空乏層と前記第２のウエル領域と第３のウエル領
域の界面で形成される空乏層とが接触する深さとなって
いることを特徴とする。また、本発明にかかる半導体装
置によれば、第１導電型の半導体基板と、前記半導体基
板に形成された第２導電型の第１のウエル領域と、前記
第１のウエル領域上に形成された素子分離用のフィール
ド酸化膜と、前記半導体基板に形成された第１導電型の
第２のウエル領域と、前記半導体基板に形成され、前記
第２のウエル領域を囲む第２導電型の第３のウエル領域
と、前記第１のウエル領域に形成され、ゲート絶縁膜上
に形成されたゲート電極を有する第１導電型ＭＯＳ型電
界効果トランジスタと、前記第２のウエル領域に形成さ
れ、ゲート絶縁膜上に形成されたゲート電極を有する第
２導電型ＭＯＳ型電界効果トランジスタと、前記フィー
ルド酸化膜下の前記第１のウエル領域に形成された第２
導電型の第１のチャネルストッパ領域と、前記第１のチ
ャネルストッパ領域に隣接して前記第２のウエル領域に
形成された第１導電型の第２のチャネルストッパ領域
と、前記第１のウエル領域上及び前記第２のウエル領域
上のそれぞれに形成されたバイアスを印加する手段とを
備え、前記第２のチャネルストッパ領域の前記半導体基
板表面からの深さは、前記第１のチャネルストッパ領域
の前記半導体基板表面からの深さよりも浅く形成されて
前記第１のチャネルストッパ領域は、前記第３のウエル
領域と接続しており、かつ、前記第１のウエル領域の、
前記第１導電型ＭＯＳ型電界効果トランジスタのゲート
電極下の前記半導体基板表面からの深さは、前記第１の
ウエル領域とゲート絶縁膜間の界面から延びる空乏層と
前記第１のウエル領域と基板の界面で形成される空乏層
とが接触する深さとなっており、前記第２のウエル領域
の、前記第２導電型ＭＯＳ型電界効果トランジスタのゲ
ート電極下の前記半導体基板表面からの深さは、前記第
２のウエル領域とゲート絶縁膜間の界面から延びる空乏
層と前記第２のウエル領域と第３のウエル領域の界面で
形成される空乏層とが接触する深さとなっていることを
特徴とする。
【００１２】さらに、本発明にかかる半導体装置の製造
方法によれば、第１導電型の半導体基板に、第１導電型
の第２のウエル領域を形成する工程と、前記半導体基板
に、前記第２のウエル領域に隣接して第２導電型の第４
のウエル領域を形成する工程と、前記第２のウエル領域
内に、第２導電型の第１のウエル領域を形成する工程と
前記第４のウエル領域に、前記第１のウエル領域に隣接
し、前記第１のウエル領域との境界部分において、前記
半導体基板表面からの深さが前記第１のウエル領域の前
記半導体基板表面からの深さより浅い第１導電型の第３
のウエル領域を形成する工程と、前記第１のウエル領域
に、第１導電型のＭＯＳ型電界効果トランジスタを形成
する工程と、前記第３のウエル領域に、第２導電型のＭ
ＯＳ型電界効果トランジスタを形成する工程と、前記第
１のウエル領域上及び前記第３のウエル領域上のそれぞ
れにバイアスを印加する手段を形成する工程とを備え、
前記第１のウエル領域の、前記第１導電型ＭＯＳ型電界
効果トランジスタのゲート電極下の前記半導体基板表面
からの深さは、前記第１のウエル領域とゲート絶縁膜間
の界面から延びる空乏層と前記第１のウエル領域と第２
のウエル領域の界面で形成される空乏層とが接触する深
さとなっており、前記第３のウエル領域の、前記第２導
電型ＭＯＳ型電界効果トランジスタのゲート電極下の前
記半導体基板表面からの深さは、前記第３のウエル領域
とゲート絶縁膜間の界面から延びる空乏層と前記第３の
ウエルと第４のウエルの界面で形成される空乏層とが接
触する深さとすることを特徴とする。
方法によれば、第１導電型の半導体基板に、第１導電型
の第２のウエル領域を形成する工程と、前記半導体基板
に、前記第２のウエル領域に隣接して第２導電型の第４
のウエル領域を形成する工程と、前記第２のウエル領域
内に、第２導電型の第１のウエル領域を形成する工程と
前記第４のウエル領域に、前記第１のウエル領域に隣接
し、前記第１のウエル領域との境界部分において、前記
半導体基板表面からの深さが前記第１のウエル領域の前
記半導体基板表面からの深さより浅い第１導電型の第３
のウエル領域を形成する工程と、前記第１のウエル領域
に、第１導電型のＭＯＳ型電界効果トランジスタを形成
する工程と、前記第３のウエル領域に、第２導電型のＭ
ＯＳ型電界効果トランジスタを形成する工程と、前記第
１のウエル領域上及び前記第３のウエル領域上のそれぞ
れにバイアスを印加する手段を形成する工程とを備え、
前記第１のウエル領域の、前記第１導電型ＭＯＳ型電界
効果トランジスタのゲート電極下の前記半導体基板表面
からの深さは、前記第１のウエル領域とゲート絶縁膜間
の界面から延びる空乏層と前記第１のウエル領域と第２
のウエル領域の界面で形成される空乏層とが接触する深
さとなっており、前記第３のウエル領域の、前記第２導
電型ＭＯＳ型電界効果トランジスタのゲート電極下の前
記半導体基板表面からの深さは、前記第３のウエル領域
とゲート絶縁膜間の界面から延びる空乏層と前記第３の
ウエルと第４のウエルの界面で形成される空乏層とが接
触する深さとすることを特徴とする。
【００１３】
【作用】半導体基板に形成されたＣＭＯＳ構造の半導体
装置はゲート電極直下のウエルの深さがゲート絶縁膜と
ウエルの界面から延びる空乏層とゲート電極直下のウエ
ルとその下のウエルとの界面から延びる空乏層とが接触
する深さ、典型的には０．５μm 以下となっている。
装置はゲート電極直下のウエルの深さがゲート絶縁膜と
ウエルの界面から延びる空乏層とゲート電極直下のウエ
ルとその下のウエルとの界面から延びる空乏層とが接触
する深さ、典型的には０．５μm 以下となっている。
【００１４】この様な構造により、ゲート電極直下のウ
エルは、通常のゲート電圧の範囲で空乏化している。し
たがって、空乏層の実効的な容量が低減され、サブスレ
ッショルド特性が改善される。したがって、低電圧電源
においても、リーク電流を低いレベルに設定したまま、
閾値電圧を低く設定することができるので、低電圧、低
消費電力で高速のＣＭＯＳ回路を得ることができる。さ
らに、半導体基板の裏面に設けた第３の電極によりＭＯ
ＳＦＥＴのソース／ドレイン領域の接合容量の低下、ド
レイン電流の増大を図ることができる。
エルは、通常のゲート電圧の範囲で空乏化している。し
たがって、空乏層の実効的な容量が低減され、サブスレ
ッショルド特性が改善される。したがって、低電圧電源
においても、リーク電流を低いレベルに設定したまま、
閾値電圧を低く設定することができるので、低電圧、低
消費電力で高速のＣＭＯＳ回路を得ることができる。さ
らに、半導体基板の裏面に設けた第３の電極によりＭＯ
ＳＦＥＴのソース／ドレイン領域の接合容量の低下、ド
レイン電流の増大を図ることができる。
【００１５】また、本発明にかかる半導体装置の第１の
態様によれば、ＣＭＯＳ構造の一方のＭＯＳＦＥＴのチ
ャネル領域直下の第１のウエル領域を浅くしこの第１の
ウエル領域を囲む第２のウエルを形成して２重ウエルと
し、同様にして、他方のＭＯＳＦＥＴのチャネル領域直
下の第３のウエル領域を浅くしてこの第３のウエル領域
を囲む第４のウエルを形成して２重ウエルとし、さら
に、第１のウエル領域と、浅くされた隣接の第４のウエ
ル領域と、を１領域にすることを特徴としている。浅い
第１のウエル領域と、浅い第３のウエル領域を囲む第４
のウエル領域とを接続することにより、第３のウエル領
域と第４のウエル領域との接合部に逆バイアスを印加す
る外部電極を半導体基板の第１のウエル領域が形成され
ている表面に形成することができるので、すなわち、浅
いウエルが他の浅いウエルの下に延びる構造になってい
るので、上記第３のウエル領域に外部電極を設けなくて
も逆バイアスを印加する手段を確保することができる。
したがって、電極を半導体基板上に有効に配置すること
ができる。また、本発明にかかる半導体装置の第２の態
様によれば、ＣＭＯＳ構造の一方のＭＯＳＦＥＴのチャ
ネル領域直下の第１のウエル領域を浅くし、また、他方
のＭＯＳＦＥＴのチャネル領域直下の第２のウエル領域
を浅くしてこの第２のウエル領域を囲む第３のウエルを
形成して２重ウエルとし、さらに、この第３のウエル領
域と、浅くされた隣接の第１のウエル領域と、を１領域
にすることを特徴としている。浅い第１のウエル領域
と、浅い第２のウエル領域を囲む第３のウエル領域とを
接続することにより、第２のウエル領域と第３のウエル
領域との接合部に逆バイアスを印加する外部電極を半導
体基板の第１のウエル領域が形成されている表面に形成
することができるので、すなわち、浅いウエルが他の浅
いウエルの下に延びる構造になっているので、上記第２
のウエル領域に外部電極を設けなくても逆バイアスを印
加する手段を確保することができる。したがって、電極
を半導体基板上に有効に配置することができる。
態様によれば、ＣＭＯＳ構造の一方のＭＯＳＦＥＴのチ
ャネル領域直下の第１のウエル領域を浅くしこの第１の
ウエル領域を囲む第２のウエルを形成して２重ウエルと
し、同様にして、他方のＭＯＳＦＥＴのチャネル領域直
下の第３のウエル領域を浅くしてこの第３のウエル領域
を囲む第４のウエルを形成して２重ウエルとし、さら
に、第１のウエル領域と、浅くされた隣接の第４のウエ
ル領域と、を１領域にすることを特徴としている。浅い
第１のウエル領域と、浅い第３のウエル領域を囲む第４
のウエル領域とを接続することにより、第３のウエル領
域と第４のウエル領域との接合部に逆バイアスを印加す
る外部電極を半導体基板の第１のウエル領域が形成され
ている表面に形成することができるので、すなわち、浅
いウエルが他の浅いウエルの下に延びる構造になってい
るので、上記第３のウエル領域に外部電極を設けなくて
も逆バイアスを印加する手段を確保することができる。
したがって、電極を半導体基板上に有効に配置すること
ができる。また、本発明にかかる半導体装置の第２の態
様によれば、ＣＭＯＳ構造の一方のＭＯＳＦＥＴのチャ
ネル領域直下の第１のウエル領域を浅くし、また、他方
のＭＯＳＦＥＴのチャネル領域直下の第２のウエル領域
を浅くしてこの第２のウエル領域を囲む第３のウエルを
形成して２重ウエルとし、さらに、この第３のウエル領
域と、浅くされた隣接の第１のウエル領域と、を１領域
にすることを特徴としている。浅い第１のウエル領域
と、浅い第２のウエル領域を囲む第３のウエル領域とを
接続することにより、第２のウエル領域と第３のウエル
領域との接合部に逆バイアスを印加する外部電極を半導
体基板の第１のウエル領域が形成されている表面に形成
することができるので、すなわち、浅いウエルが他の浅
いウエルの下に延びる構造になっているので、上記第２
のウエル領域に外部電極を設けなくても逆バイアスを印
加する手段を確保することができる。したがって、電極
を半導体基板上に有効に配置することができる。
【００１６】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００１７】図１は、本発明にかかるＣＭＯＳ構造を有
する半導体集積回路装置の第１の実施例の素子断面図で
ある。本実施例においては、Ｎ型が第１導電型に相当す
る。比抵抗が１〜２Ωcm程度のＮ型シリコン半導体基板
１０には、第１のウエル領域１１、第２のウエル領域１
２、第３のウエル領域１３及び第４のウエル領域１４が
形成されている。第１及び第３のウエル領域は、それぞ
れＰウエル１１及びＮウエル１３であり、Ｐウエル１１
には、ＮＭＯＳＦＥＴが形成され、Ｎウエル１３には、
ＰＭＯＳＦＥＴが形成されている。第２のウエル領域１
２は、Ｎウエルであり、Ｐウエル１１を囲んでいるが、
半導体基板１０の表面に露出する領域はない。同じく、
第４のウエル領域は、Ｐウエルであり、Ｎウエル１３を
囲んでいるが、半導体基板１０の表面に露出する領域は
ない。
する半導体集積回路装置の第１の実施例の素子断面図で
ある。本実施例においては、Ｎ型が第１導電型に相当す
る。比抵抗が１〜２Ωcm程度のＮ型シリコン半導体基板
１０には、第１のウエル領域１１、第２のウエル領域１
２、第３のウエル領域１３及び第４のウエル領域１４が
形成されている。第１及び第３のウエル領域は、それぞ
れＰウエル１１及びＮウエル１３であり、Ｐウエル１１
には、ＮＭＯＳＦＥＴが形成され、Ｎウエル１３には、
ＰＭＯＳＦＥＴが形成されている。第２のウエル領域１
２は、Ｎウエルであり、Ｐウエル１１を囲んでいるが、
半導体基板１０の表面に露出する領域はない。同じく、
第４のウエル領域は、Ｐウエルであり、Ｎウエル１３を
囲んでいるが、半導体基板１０の表面に露出する領域は
ない。
【００１８】ＮＭＯＳＦＥＴは、フィールド酸化膜７に
囲まれたＰウエル１１の活性領域に形成されている。こ
のＦＥＴは、Ｎ型ソース／ドレイン領域３０を備え、こ
の領域間のチャネル領域の上に、ゲート酸化膜（ＳｉＯ
2 ）４０及びそのゲート酸化膜４０の上にゲート電極５
０が形成されている。Ｐウエル１１には、ＮＭＯＳＦＥ
Ｔと離れてＰ型高濃度コンタクト領域１６が設けられて
おり、そこに外部電極Ｖpwが形成される。
囲まれたＰウエル１１の活性領域に形成されている。こ
のＦＥＴは、Ｎ型ソース／ドレイン領域３０を備え、こ
の領域間のチャネル領域の上に、ゲート酸化膜（ＳｉＯ
2 ）４０及びそのゲート酸化膜４０の上にゲート電極５
０が形成されている。Ｐウエル１１には、ＮＭＯＳＦＥ
Ｔと離れてＰ型高濃度コンタクト領域１６が設けられて
おり、そこに外部電極Ｖpwが形成される。
【００１９】ＰＭＯＳＦＥＴは、フィールド酸化膜７に
囲まれたＮウエル１３の活性領域に形成されている。こ
のＦＥＴは、Ｐ型ソース／ドレイン領域３を備え、この
領域間のチャネル領域の上に、ゲート酸化膜（Ｓｉ
Ｏ2 ）４及びそのゲート酸化膜４の上にゲート電極５を
形成する。Ｎウエル１３にはＮＭＯＳＦＥＴと離れてＮ
型高濃度コンタクト領域１５が設けられており、そこに
外部電極Ｖnwが形成される。
囲まれたＮウエル１３の活性領域に形成されている。こ
のＦＥＴは、Ｐ型ソース／ドレイン領域３を備え、この
領域間のチャネル領域の上に、ゲート酸化膜（Ｓｉ
Ｏ2 ）４及びそのゲート酸化膜４の上にゲート電極５を
形成する。Ｎウエル１３にはＮＭＯＳＦＥＴと離れてＮ
型高濃度コンタクト領域１５が設けられており、そこに
外部電極Ｖnwが形成される。
【００２０】Ｐウエル１１及びＮウエル１３は、共に浅
いウエルとなっている。即ち、この実施例においては、
浅いＰウエル１１及び浅いＮウエル１３のＮＭＯＳＦＥ
Ｔ及びＰＭＯＳＦＥＴのチャネル領域下の半導体基板表
面からの深さは約０．４μmである。本発明では、浅い
ウエルの半導体基板表面からの深さは０．５μm 以下に
している。ここで、浅い第１のウエル領域１１と第４の
ウエル領域１４は、ともにＰ型領域であり、両者は、互
いに電気的に接続されている。
いウエルとなっている。即ち、この実施例においては、
浅いＰウエル１１及び浅いＮウエル１３のＮＭＯＳＦＥ
Ｔ及びＰＭＯＳＦＥＴのチャネル領域下の半導体基板表
面からの深さは約０．４μmである。本発明では、浅い
ウエルの半導体基板表面からの深さは０．５μm 以下に
している。ここで、浅い第１のウエル領域１１と第４の
ウエル領域１４は、ともにＰ型領域であり、両者は、互
いに電気的に接続されている。
【００２１】この浅いＰウエル１１のゲート電極５０下
の半導体基板１０の表面からの深さは、Ｐウエル１１と
ゲート絶縁膜４０間の界面から延びる空乏層と、Ｐウエ
ル１１とＮウエル１２との界面で形成される空乏層とが
接触する深さとなっている。
の半導体基板１０の表面からの深さは、Ｐウエル１１と
ゲート絶縁膜４０間の界面から延びる空乏層と、Ｐウエ
ル１１とＮウエル１２との界面で形成される空乏層とが
接触する深さとなっている。
【００２２】同様に、浅いＮウエル１３のゲート電極５
下の半導体基板１０の表面からの深さは、Ｎウエル１３
とゲート絶縁膜４間の界面から延びる空乏層と、Ｎウエ
ル１３とＰウエル１４との界面で形成される空乏層とが
接触する深さとなっている。
下の半導体基板１０の表面からの深さは、Ｎウエル１３
とゲート絶縁膜４間の界面から延びる空乏層と、Ｎウエ
ル１３とＰウエル１４との界面で形成される空乏層とが
接触する深さとなっている。
【００２３】この浅いウエルを有するＭＯＳＦＥＴは、
さらに、半導体基板に電位を与える事によって半導体装
置の高速化を図ることができる。例えば、図１のように
半導体基板１０表面の外部電極Ｖpw、Ｖnwに電圧を印加
するのみでなく、ＮＭＯＳ領域直下の半導体基板１０及
びＮウエル１２にも電位を与えることでＮＭＯＳＦＥＴ
の接合容量を低減して半導体装置の高速化を図ることが
できる。このような構成を従来のＣＭＯＳ構造の半導体
集積回路と比較すると、従来のＣＭＯＳ構造の半導体集
積回路では、ＰウエルとＮウエルにしかウエルをバイア
スすることは出来ない。この時、ＰウエルもしくはＮウ
エルに逆バイアス電圧を印加してもバックゲート効果の
ためにＭＯＳＦＥＴの閾値電圧が増加し、回路の動作速
度が向上しない。
さらに、半導体基板に電位を与える事によって半導体装
置の高速化を図ることができる。例えば、図１のように
半導体基板１０表面の外部電極Ｖpw、Ｖnwに電圧を印加
するのみでなく、ＮＭＯＳ領域直下の半導体基板１０及
びＮウエル１２にも電位を与えることでＮＭＯＳＦＥＴ
の接合容量を低減して半導体装置の高速化を図ることが
できる。このような構成を従来のＣＭＯＳ構造の半導体
集積回路と比較すると、従来のＣＭＯＳ構造の半導体集
積回路では、ＰウエルとＮウエルにしかウエルをバイア
スすることは出来ない。この時、ＰウエルもしくはＮウ
エルに逆バイアス電圧を印加してもバックゲート効果の
ためにＭＯＳＦＥＴの閾値電圧が増加し、回路の動作速
度が向上しない。
【００２４】しかし、本発明に係る半導体装置では、例
えば、半導体基板の裏面に電極を形成し、その電極を介
して半導体基板に逆バイアス電圧を印加すると、ＮＭＯ
ＳＦＥＴのドレイン電流が向上し、さらにＮＭＯＳＦＥ
Ｔのソース／ドレインの接合容量が減少する。その結果
ＣＭＯＳ回路の動作速度がさらに向上するようになる。
えば、半導体基板の裏面に電極を形成し、その電極を介
して半導体基板に逆バイアス電圧を印加すると、ＮＭＯ
ＳＦＥＴのドレイン電流が向上し、さらにＮＭＯＳＦＥ
Ｔのソース／ドレインの接合容量が減少する。その結果
ＣＭＯＳ回路の動作速度がさらに向上するようになる。
【００２５】図１３は、例えば、ＣＭＯＳリング発振器
のゲート遅延時間の基板バイアス依存性を示す特性図で
あり、縦軸にゲート遅延時間（ｐｓ）をとり、横軸に基
板バイアス電圧（Ｖ）をとっている。図１３によれば基
板バイアスを印加することによりゲート遅延時間が減少
している。なお、この特性図に用いたＭＯＳＦＥＴのゲ
ート長は０．３５μm であり、電源電圧は２．５Ｖであ
る。
のゲート遅延時間の基板バイアス依存性を示す特性図で
あり、縦軸にゲート遅延時間（ｐｓ）をとり、横軸に基
板バイアス電圧（Ｖ）をとっている。図１３によれば基
板バイアスを印加することによりゲート遅延時間が減少
している。なお、この特性図に用いたＭＯＳＦＥＴのゲ
ート長は０．３５μm であり、電源電圧は２．５Ｖであ
る。
【００２６】本発明においては、ゲート電極直下のウエ
ル領域は、完全に空乏化するように浅くなっていること
を特徴としている。そして、ゲート電極直下のウエル領
域の半導体基板表面からの深さは０．５μm 以下にされ
る。これを以下に詳細に説明する。
ル領域は、完全に空乏化するように浅くなっていること
を特徴としている。そして、ゲート電極直下のウエル領
域の半導体基板表面からの深さは０．５μm 以下にされ
る。これを以下に詳細に説明する。
【００２７】図１４はゲート電極５０近傍の半導体基板
の構成を説明する部分断面図である。ゲート酸化膜４０
直下の空乏層とウエル１１−ウエル１２（または基板）
間の空乏層が接続されるためには、浅いＰウエル１１の
基板表面からの深さＸpwが、ゲート酸化膜４０直下の空
乏層幅Ｗd と、浅いＰウエル側に伸びた部分のＰウエル
１１およびＮウエル１２間の空乏層幅Ｗpwの和より小さ
くなければならない。すなわち、Ｘpw≦Ｗd ＋Ｗpwであ
る。
の構成を説明する部分断面図である。ゲート酸化膜４０
直下の空乏層とウエル１１−ウエル１２（または基板）
間の空乏層が接続されるためには、浅いＰウエル１１の
基板表面からの深さＸpwが、ゲート酸化膜４０直下の空
乏層幅Ｗd と、浅いＰウエル側に伸びた部分のＰウエル
１１およびＮウエル１２間の空乏層幅Ｗpwの和より小さ
くなければならない。すなわち、Ｘpw≦Ｗd ＋Ｗpwであ
る。
【００２８】ところで、ゲート直下の空乏層幅Ｗd は、
この空乏層幅の不純物濃度依存性を示す特性図である図
１５に示すように、Ｐウエルの不純物濃度に依存してい
る。本発明においては、ゲート直下のウエル領域の不純
物濃度は、１×１０16cm-3以上であるので、このウエル
領域の基板表面からの深さＸpwはマージンも考慮して
０．５μm 以下であることが必要である。図１５ の縦
軸はゲート直下の空乏層幅Ｗd （μm ）で、横軸はゲー
ト直下のウエル領域の不純物濃度（cm-3）である。
この空乏層幅の不純物濃度依存性を示す特性図である図
１５に示すように、Ｐウエルの不純物濃度に依存してい
る。本発明においては、ゲート直下のウエル領域の不純
物濃度は、１×１０16cm-3以上であるので、このウエル
領域の基板表面からの深さＸpwはマージンも考慮して
０．５μm 以下であることが必要である。図１５ の縦
軸はゲート直下の空乏層幅Ｗd （μm ）で、横軸はゲー
ト直下のウエル領域の不純物濃度（cm-3）である。
【００２９】次に、本発明の第１の実施例の半導体集積
回路装置の製造方法について図２〜図６に示す製造工程
別素子断面図を参照して説明する。
回路装置の製造方法について図２〜図６に示す製造工程
別素子断面図を参照して説明する。
【００３０】まず、Ｎ型（本実施例において第１導電
型）で比抵抗が１〜２Ωcmのシリコン半導体基板１０を
約１０００℃の酸化性雰囲気中で酸化することにより、
半導体基板の表面に保護膜としての膜厚１５ｎｍ程度の
シリコン酸化膜２２を形成する。次に写真蝕刻法により
レジストパターン２３を形成し、これをマスクとしてＰ
ＭＯＳトランジスタ形成領域にボロン２４を加速電圧１
６０ＫｅＶ、ドーズ量４×１０１３ｃｍ−２程度でイオ
ン注入する（図２）。
型）で比抵抗が１〜２Ωcmのシリコン半導体基板１０を
約１０００℃の酸化性雰囲気中で酸化することにより、
半導体基板の表面に保護膜としての膜厚１５ｎｍ程度の
シリコン酸化膜２２を形成する。次に写真蝕刻法により
レジストパターン２３を形成し、これをマスクとしてＰ
ＭＯＳトランジスタ形成領域にボロン２４を加速電圧１
６０ＫｅＶ、ドーズ量４×１０１３ｃｍ−２程度でイオ
ン注入する（図２）。
【００３１】次に、レジストパターン２３を除去した後
に、約１１９０℃、窒素雰囲気中でアニールし、厚さ約
３μm の第４のＰ型不純物拡散領域１４を形成する。Ｐ
型不純物拡散領域１４は、深いＰウエル１４として用い
られる。この後、深いＰウエル１４に隣接して、厚さ約
３μm の第２のＮ型不純物拡散領域１２を形成し、これ
を深いＮウエル１２とする。深いＮウエル１２は、前述
のＰウエル１４の形成法と同様の工程により、リンなど
の不純物をイオン注入し、この不純物を熱拡散して形成
する（図３）。続いて、シリコン酸化膜２２を弗酸系溶
液で取り除いた後に、半導体基板１０の表面を約９００
℃の酸化性雰囲気中で約５００オングストローム酸化し
て第２のシリコン酸化膜２６を形成する。
に、約１１９０℃、窒素雰囲気中でアニールし、厚さ約
３μm の第４のＰ型不純物拡散領域１４を形成する。Ｐ
型不純物拡散領域１４は、深いＰウエル１４として用い
られる。この後、深いＰウエル１４に隣接して、厚さ約
３μm の第２のＮ型不純物拡散領域１２を形成し、これ
を深いＮウエル１２とする。深いＮウエル１２は、前述
のＰウエル１４の形成法と同様の工程により、リンなど
の不純物をイオン注入し、この不純物を熱拡散して形成
する（図３）。続いて、シリコン酸化膜２２を弗酸系溶
液で取り除いた後に、半導体基板１０の表面を約９００
℃の酸化性雰囲気中で約５００オングストローム酸化し
て第２のシリコン酸化膜２６を形成する。
【００３２】その上に、例えば、化学気相成長法により
シリコン窒化膜（Ｓｉ3 Ｎ4 ）２７を約１５０ｎｍ堆積
する。続いて、写真蝕刻法により、第２のレジストパタ
ーン２８を形成する（図４）。
シリコン窒化膜（Ｓｉ3 Ｎ4 ）２７を約１５０ｎｍ堆積
する。続いて、写真蝕刻法により、第２のレジストパタ
ーン２８を形成する（図４）。
【００３３】そして、これをマスクとして、異方性エッ
チング、例えば、ＲＩＥ法（反応性イオンエッチング
法）により素子分離領域を形成する部分のシリコン窒化
膜２６を選択的に取り除く。続いて、レジストパターン
２８を取り除いた後、新たにレジストパターン（図示せ
ず）を形成し、ＮＭＯＳ形成領域の素子分離形成領域下
にボロンをドーズ量約１×１０13〜１×１０14cm-2、加
速電圧約１６０ＫｅＶでイオン注入する。次にレジスト
パターンを剥離後、新たにレジストパターン（図示せ
ず）を形成し、リンをＰＭＯＳ形成領域の素子分離形成
領域下に加速電圧約１５０ＫｅＶ、ドーズ量約５×１０
12〜２．５×１０13cm-2でイオン注入する。続いてレジ
ストパターンを取り除いた後に、酸化性雰囲気中で１０
００℃で酸化することにより、素子分離領域形成部分に
フィールド酸化膜となる厚さ約６００ｎｍのシリコン酸
化膜７を形成すると同時にＮＭＯＳ形成領域の素子分離
領域（フィールド酸化膜７）下にイオン注入されたボロ
ン及びＰＭＯＳ形成領域の素子分離領域下にイオン注入
されたリンが活性化され、それぞれイオンを打込んだ領
域に、厚さ０．２〜２μm 程度のＰ型不純物拡散領域２
９及び厚さ約０．１μm以上のＮ型不純物拡散領域３１
を形成する。
チング、例えば、ＲＩＥ法（反応性イオンエッチング
法）により素子分離領域を形成する部分のシリコン窒化
膜２６を選択的に取り除く。続いて、レジストパターン
２８を取り除いた後、新たにレジストパターン（図示せ
ず）を形成し、ＮＭＯＳ形成領域の素子分離形成領域下
にボロンをドーズ量約１×１０13〜１×１０14cm-2、加
速電圧約１６０ＫｅＶでイオン注入する。次にレジスト
パターンを剥離後、新たにレジストパターン（図示せ
ず）を形成し、リンをＰＭＯＳ形成領域の素子分離形成
領域下に加速電圧約１５０ＫｅＶ、ドーズ量約５×１０
12〜２．５×１０13cm-2でイオン注入する。続いてレジ
ストパターンを取り除いた後に、酸化性雰囲気中で１０
００℃で酸化することにより、素子分離領域形成部分に
フィールド酸化膜となる厚さ約６００ｎｍのシリコン酸
化膜７を形成すると同時にＮＭＯＳ形成領域の素子分離
領域（フィールド酸化膜７）下にイオン注入されたボロ
ン及びＰＭＯＳ形成領域の素子分離領域下にイオン注入
されたリンが活性化され、それぞれイオンを打込んだ領
域に、厚さ０．２〜２μm 程度のＰ型不純物拡散領域２
９及び厚さ約０．１μm以上のＮ型不純物拡散領域３１
を形成する。
【００３４】これらＰ型不純物拡散領域２９及びＮ型不
純物拡散領域３１は、フィールド酸化膜７の下に形成さ
れ、トランジスタのチャネルストッパとして用いられ
る。続いて、シリコン窒化膜２７、第２のシリコン酸化
膜２６を取り除く（図５）。このとき、Ｎ型不純物拡散
領域３１の厚さは、Ｐ型不純物拡散領域２９の厚さに比
して薄くなっている。そのためＰ型不純物拡散領域２９
と深いＰウエル１４は、接続されて一体化される。フィ
ールド酸化膜７の厚さは、０．２〜０．７μm 程度であ
り、この実施例では、０．３μm にしている。
純物拡散領域３１は、フィールド酸化膜７の下に形成さ
れ、トランジスタのチャネルストッパとして用いられ
る。続いて、シリコン窒化膜２７、第２のシリコン酸化
膜２６を取り除く（図５）。このとき、Ｎ型不純物拡散
領域３１の厚さは、Ｐ型不純物拡散領域２９の厚さに比
して薄くなっている。そのためＰ型不純物拡散領域２９
と深いＰウエル１４は、接続されて一体化される。フィ
ールド酸化膜７の厚さは、０．２〜０．７μm 程度であ
り、この実施例では、０．３μm にしている。
【００３５】続いて、酸化性雰囲気中８５０℃の温度
で、半導体基板１０の素子領域表面に１０ｎｍの第３の
シリコン酸化膜３２を熱酸化した後、化学的気相成長
（ＣＶＤ）法によって、多結晶シリコン膜を３００ｎｍ
程度堆積し、その上にタングステンシリサイドなどのシ
リサイド膜を堆積してポリサイド膜を形成する。続い
て、写真蝕刻法によって、パターニングされたレジスト
をマスク（図示せず）にして、反応性エッチング法によ
り、シリコン酸化膜３２およびポリサイド膜を選択的に
エッチングして、Ｎウエル１２に、ゲート酸化膜４０及
びゲート酸化膜４０上にポリサイドゲート電極５０を形
成し、Ｐウエル１４に、ゲート酸化膜４及びゲート酸化
膜４上にポリサイドゲート電極５を形成する。ゲート電
極は、ポリサイドに限らず多結晶シリコン、タングステ
ンなどの高融点金属、多結晶シリコンと高融点金属との
積層体、シリサイドなどの素材を利用することができ
る。ゲート電極の厚さは０．１〜０．４μm 程度であ
る。
で、半導体基板１０の素子領域表面に１０ｎｍの第３の
シリコン酸化膜３２を熱酸化した後、化学的気相成長
（ＣＶＤ）法によって、多結晶シリコン膜を３００ｎｍ
程度堆積し、その上にタングステンシリサイドなどのシ
リサイド膜を堆積してポリサイド膜を形成する。続い
て、写真蝕刻法によって、パターニングされたレジスト
をマスク（図示せず）にして、反応性エッチング法によ
り、シリコン酸化膜３２およびポリサイド膜を選択的に
エッチングして、Ｎウエル１２に、ゲート酸化膜４０及
びゲート酸化膜４０上にポリサイドゲート電極５０を形
成し、Ｐウエル１４に、ゲート酸化膜４及びゲート酸化
膜４上にポリサイドゲート電極５を形成する。ゲート電
極は、ポリサイドに限らず多結晶シリコン、タングステ
ンなどの高融点金属、多結晶シリコンと高融点金属との
積層体、シリサイドなどの素材を利用することができ
る。ゲート電極の厚さは０．１〜０．４μm 程度であ
る。
【００３６】ついで、写真蝕刻法によるレジストパター
ンをマスク（図示せず）に、ＮＭＯＳ形成領域にボロン
を加速電圧６０ＫｅＶ〜２００ＫｅＶ、ドーズ量１×１
０12〜１×１０13cm-2程度でゲート酸化膜を介してイオ
ン注入する。また、レジストパターンを取り除いた後、
再び写真蝕刻法によるレジストパターンをマスク（図示
せず）にしてＰＭＯＳ形成領域にリンを加速電圧１００
ＫｅＶ〜４００ＫｅＶ、ドーズ量１×１０12〜１×１０
13cm-2程度でゲート酸化膜を介してイオン注入する。そ
の後、マスクを取除いてから、イオン注入したボロン及
びリンを電気的に活性化させ、深いＮウエル１２内に、
ゲート電極４０下の半導体基板からの深さが約０．４μ
m の浅いＰウエル３４を形成し、深いＰウエル１４に、
ゲート電極４下の半導体基板からの深さが約０．４μm
の浅いＮウエル３５を形成する。続いて、酸化性雰囲気
中において、９００℃で熱酸化を行い、基板表面に１０
ｎｍのシリコン酸化膜を成長後、写真蝕刻法によるレジ
ストパターンによってＮＭＯＳトランジスタのソース／
ドレイン領域とＰＭＯＳ領域のウエルの電位を取るため
の高濃度不純物拡散領域となるべき部分にヒ素を加速電
圧５０ＫｅＶ、５×１０15cm-2程度でイオン注入する。
ンをマスク（図示せず）に、ＮＭＯＳ形成領域にボロン
を加速電圧６０ＫｅＶ〜２００ＫｅＶ、ドーズ量１×１
０12〜１×１０13cm-2程度でゲート酸化膜を介してイオ
ン注入する。また、レジストパターンを取り除いた後、
再び写真蝕刻法によるレジストパターンをマスク（図示
せず）にしてＰＭＯＳ形成領域にリンを加速電圧１００
ＫｅＶ〜４００ＫｅＶ、ドーズ量１×１０12〜１×１０
13cm-2程度でゲート酸化膜を介してイオン注入する。そ
の後、マスクを取除いてから、イオン注入したボロン及
びリンを電気的に活性化させ、深いＮウエル１２内に、
ゲート電極４０下の半導体基板からの深さが約０．４μ
m の浅いＰウエル３４を形成し、深いＰウエル１４に、
ゲート電極４下の半導体基板からの深さが約０．４μm
の浅いＮウエル３５を形成する。続いて、酸化性雰囲気
中において、９００℃で熱酸化を行い、基板表面に１０
ｎｍのシリコン酸化膜を成長後、写真蝕刻法によるレジ
ストパターンによってＮＭＯＳトランジスタのソース／
ドレイン領域とＰＭＯＳ領域のウエルの電位を取るため
の高濃度不純物拡散領域となるべき部分にヒ素を加速電
圧５０ＫｅＶ、５×１０15cm-2程度でイオン注入する。
【００３７】つぎに不活性ガス雰囲気中で８５０℃の温
度で１０分間アニールすることによってイオン注入した
ヒ素を電気的に活性化させてＮ型不純物拡散領域を形成
し、深いＮウエル１２内に、ＮＭＯＳトランジスタのソ
ース／ドレイン領域３０及び深いＰウエル１４内にＮ型
不純物拡散領域３７が形成される。続いて、写真蝕刻法
によるレジストパターンを形成し、ＰＭＯＳトランジス
タのソース／ドレイン領域と、ＮＭＯＳ領域のウエルに
電位を取るための高濃度不純物拡散領域となるべき部分
に２フッ化ボロンを加速電圧４０ＫｅＶ、３×１０15cm
-2程度でイオン注入する。続いて、不活性ガス雰囲気中
で８５０℃の温度で１０分間アニールすることによっ
て、イオン注入したボロンを電気的に活性化させてＰ型
不純物拡散領域を形成し、深いＰウエル１４内にＰＭＯ
Ｓトランジスタのソース／ドレイン領域３及び深いＮウ
エル領域１２にＰ型不純物拡散領域３６が形成される。
度で１０分間アニールすることによってイオン注入した
ヒ素を電気的に活性化させてＮ型不純物拡散領域を形成
し、深いＮウエル１２内に、ＮＭＯＳトランジスタのソ
ース／ドレイン領域３０及び深いＰウエル１４内にＮ型
不純物拡散領域３７が形成される。続いて、写真蝕刻法
によるレジストパターンを形成し、ＰＭＯＳトランジス
タのソース／ドレイン領域と、ＮＭＯＳ領域のウエルに
電位を取るための高濃度不純物拡散領域となるべき部分
に２フッ化ボロンを加速電圧４０ＫｅＶ、３×１０15cm
-2程度でイオン注入する。続いて、不活性ガス雰囲気中
で８５０℃の温度で１０分間アニールすることによっ
て、イオン注入したボロンを電気的に活性化させてＰ型
不純物拡散領域を形成し、深いＰウエル１４内にＰＭＯ
Ｓトランジスタのソース／ドレイン領域３及び深いＮウ
エル領域１２にＰ型不純物拡散領域３６が形成される。
【００３８】以上がパンチスルーを抑制するイオン注入
を必要としない半導体集積回路装置の第１の方法であ
り、次にパンチスルーを抑制する層を形成する第２の方
法について説明する。
を必要としない半導体集積回路装置の第１の方法であ
り、次にパンチスルーを抑制する層を形成する第２の方
法について説明する。
【００３９】ダミーゲート酸化後、ゲート酸化をする前
に、Ｎウエル１２にボロンを１０〜１００ＫｅＶ、１×
１０12〜２×１０13cm-2でイオン注入し、Ｐウエル１４
にリンを２０〜２００ＫｅＶ、１×１０12〜２×１０13
cm-2でイオン注入する。続いて、酸化性雰囲気中８５０
℃の温度で、半導体基板１０の素子領域表面に１０ｎｍ
の第３のシリコン酸化膜３２を熱酸化した後化学的気相
成長法によって、多結晶シリコン膜を３００ｎｍ程度堆
積し、その上にタングステンシリサイドなどのシリサイ
ド膜を堆積してポリサイド膜を形成する。続いて、写真
蝕刻法によって、パターニングされたレジストをマスク
（図示せず）にして、反応性エッチング法により、シリ
コン酸化膜３２およびポリサイド膜を選択的にエッチン
グして、Ｎウエル１２に、ゲート酸化膜４０及びゲート
酸化膜４０上にポリサイドゲート電極５０を形成し、Ｐ
ウエル１４内に、ゲート酸化膜４及びゲート酸化膜４上
にポリサイドゲート電極５を形成する。
に、Ｎウエル１２にボロンを１０〜１００ＫｅＶ、１×
１０12〜２×１０13cm-2でイオン注入し、Ｐウエル１４
にリンを２０〜２００ＫｅＶ、１×１０12〜２×１０13
cm-2でイオン注入する。続いて、酸化性雰囲気中８５０
℃の温度で、半導体基板１０の素子領域表面に１０ｎｍ
の第３のシリコン酸化膜３２を熱酸化した後化学的気相
成長法によって、多結晶シリコン膜を３００ｎｍ程度堆
積し、その上にタングステンシリサイドなどのシリサイ
ド膜を堆積してポリサイド膜を形成する。続いて、写真
蝕刻法によって、パターニングされたレジストをマスク
（図示せず）にして、反応性エッチング法により、シリ
コン酸化膜３２およびポリサイド膜を選択的にエッチン
グして、Ｎウエル１２に、ゲート酸化膜４０及びゲート
酸化膜４０上にポリサイドゲート電極５０を形成し、Ｐ
ウエル１４内に、ゲート酸化膜４及びゲート酸化膜４上
にポリサイドゲート電極５を形成する。
【００４０】ゲート電極は、ポリサイドに限らず、多結
晶シリコン、タングステンなどの高融点金属、多結晶シ
リコンと高融点金属との積層体、シリサイドなどの素材
を利用することができる。ゲート電極の厚さは、０．１
〜０．４μm 程度である。その後、マスクを取除いてか
ら、イオン注入したボロン及びリンを電気的に活性化さ
せ、深いＮウエル１２に、ゲート電極４０下の半導体基
板からの深さが約０．４μm の浅いＰウエル３４を形成
し、深いＰウエル１４に、ゲート電極４下の半導体基板
からの深さが約０．４μm の浅いＮウエル３５を形成す
る。続いて、酸化性雰囲気中において、９００℃で熱酸
化を行い、基板表面に１０ｎｍのシリコン酸化膜を成長
後、写真蝕刻法によるレジストパターンをマスクにＮＭ
ＯＳトランジスタのソース／ドレイン領域にボロンを１
００〜２００ＫｅＶの加速電圧、２×１０12〜１．５×
１０13cm-2程度のドーズ量でイオン注入する。また、Ｐ
ＭＯＳトランジスタのソース／ドレイン領域にリンを８
０〜１８０ＫｅＶの加速電圧、２×１０12〜１．５×１
０13cm-2のドーズ量でイオン注入し、Ｐ型不純物拡散領
域３８及びＮ型不純物拡散領域３９を形成する（図
６）。
晶シリコン、タングステンなどの高融点金属、多結晶シ
リコンと高融点金属との積層体、シリサイドなどの素材
を利用することができる。ゲート電極の厚さは、０．１
〜０．４μm 程度である。その後、マスクを取除いてか
ら、イオン注入したボロン及びリンを電気的に活性化さ
せ、深いＮウエル１２に、ゲート電極４０下の半導体基
板からの深さが約０．４μm の浅いＰウエル３４を形成
し、深いＰウエル１４に、ゲート電極４下の半導体基板
からの深さが約０．４μm の浅いＮウエル３５を形成す
る。続いて、酸化性雰囲気中において、９００℃で熱酸
化を行い、基板表面に１０ｎｍのシリコン酸化膜を成長
後、写真蝕刻法によるレジストパターンをマスクにＮＭ
ＯＳトランジスタのソース／ドレイン領域にボロンを１
００〜２００ＫｅＶの加速電圧、２×１０12〜１．５×
１０13cm-2程度のドーズ量でイオン注入する。また、Ｐ
ＭＯＳトランジスタのソース／ドレイン領域にリンを８
０〜１８０ＫｅＶの加速電圧、２×１０12〜１．５×１
０13cm-2のドーズ量でイオン注入し、Ｐ型不純物拡散領
域３８及びＮ型不純物拡散領域３９を形成する（図
６）。
【００４１】これらＰ型不純物拡散領域３８及びＮ型不
純物拡散領域３９は、それぞれ、ソース／ドレインと半
導体基板、ソース／ドレインと第１のＮ型不純物拡散領
域とのパンチスルーを抑制する事ができる。写真蝕刻法
によるレジストパターンによってＮＭＯＳトランジスタ
のソース／ドレイン領域とＰＭＯＳ領域のウエルの電位
を取るための高濃度不純物拡散領域となるべき部分にヒ
素を加速電圧５０ＫｅＶ、５×１０15cm-2程度でイオン
注入する。続いて、不活性ガス雰囲気中で８５０℃の温
度で１０分間アニールすることによってイオン注入した
ヒ素を電気的に活性化させて、Ｎ型不純物拡散領域を形
成し、深いＮウエル１２内に、ＮＭＯＳトランジスタの
ソース／ドレイン領域３０及び深いＰウエル１４内にＮ
型不純物拡散領域３７が形成される。続いて、写真蝕刻
法によるレジストパターンを形成し、ＰＭＯＳトランジ
スタのソース／ドレイン領域と、ＮＭＯＳ領域のウエル
に電位を取るための高濃度不純物拡散領域となるべき部
分に２フッ化ボロンを加速電圧４０ＫｅＶ、３×１０15
cm-2程度でイオン注入する。続いて、不活性ガス雰囲気
中で８５０℃の温度で１０分間アニールすることによっ
て、イオン注入したボロンを電気的に活性化させてＰ型
不純物拡散領域を形成し、深いＰウエル１４内に、ＰＭ
ＯＳトランジスタのソース／ドレイン領域３及び深いＮ
ウエル領域１２にＰ型不純物拡散領域３６が形成され
る。
純物拡散領域３９は、それぞれ、ソース／ドレインと半
導体基板、ソース／ドレインと第１のＮ型不純物拡散領
域とのパンチスルーを抑制する事ができる。写真蝕刻法
によるレジストパターンによってＮＭＯＳトランジスタ
のソース／ドレイン領域とＰＭＯＳ領域のウエルの電位
を取るための高濃度不純物拡散領域となるべき部分にヒ
素を加速電圧５０ＫｅＶ、５×１０15cm-2程度でイオン
注入する。続いて、不活性ガス雰囲気中で８５０℃の温
度で１０分間アニールすることによってイオン注入した
ヒ素を電気的に活性化させて、Ｎ型不純物拡散領域を形
成し、深いＮウエル１２内に、ＮＭＯＳトランジスタの
ソース／ドレイン領域３０及び深いＰウエル１４内にＮ
型不純物拡散領域３７が形成される。続いて、写真蝕刻
法によるレジストパターンを形成し、ＰＭＯＳトランジ
スタのソース／ドレイン領域と、ＮＭＯＳ領域のウエル
に電位を取るための高濃度不純物拡散領域となるべき部
分に２フッ化ボロンを加速電圧４０ＫｅＶ、３×１０15
cm-2程度でイオン注入する。続いて、不活性ガス雰囲気
中で８５０℃の温度で１０分間アニールすることによっ
て、イオン注入したボロンを電気的に活性化させてＰ型
不純物拡散領域を形成し、深いＰウエル１４内に、ＰＭ
ＯＳトランジスタのソース／ドレイン領域３及び深いＮ
ウエル領域１２にＰ型不純物拡散領域３６が形成され
る。
【００４２】図６に示す浅いＰウエル３４、Ｐ型不純物
拡散領域３６、３８及びＰ型不純物拡散領域２９は、図
１に示す浅いＰウエル１１である第１のウエル領域とし
て１つの領域になる。またこの第１のウエル領域は、第
４のウエル領域（深いＮウエル）１４と合体して実質的
に１つの領域を形成する。浅いＮウエル３５、Ｎ型不純
物拡散領域３７、３９及びＮ型不純物拡散領域３１は、
図に示す浅いＮウエル１３である第３のウエル領域とし
て１つの領域になる。Ｐ型不純物拡散領域３６内に形成
された浅いＰウエル３４は、第１のウエル領域１１のＰ
型高濃度コンタクト領域１６となり、Ｎ型不純物拡散領
域３７内に形成された浅いＮウエル３５は、第３のウエ
ル領域１３のＮ型高濃度コンタクト領域１５となる（図
１参照）。以上の工程より後の工程は、周知の技術によ
り層間絶縁膜、リード電極、パッシベーション膜などを
形成して必要とするＣＭＯＳ構造の半導体集積回路装置
を完成させる。
拡散領域３６、３８及びＰ型不純物拡散領域２９は、図
１に示す浅いＰウエル１１である第１のウエル領域とし
て１つの領域になる。またこの第１のウエル領域は、第
４のウエル領域（深いＮウエル）１４と合体して実質的
に１つの領域を形成する。浅いＮウエル３５、Ｎ型不純
物拡散領域３７、３９及びＮ型不純物拡散領域３１は、
図に示す浅いＮウエル１３である第３のウエル領域とし
て１つの領域になる。Ｐ型不純物拡散領域３６内に形成
された浅いＰウエル３４は、第１のウエル領域１１のＰ
型高濃度コンタクト領域１６となり、Ｎ型不純物拡散領
域３７内に形成された浅いＮウエル３５は、第３のウエ
ル領域１３のＮ型高濃度コンタクト領域１５となる（図
１参照）。以上の工程より後の工程は、周知の技術によ
り層間絶縁膜、リード電極、パッシベーション膜などを
形成して必要とするＣＭＯＳ構造の半導体集積回路装置
を完成させる。
【００４３】この実施例では、素子分離領域には、ＬＯ
ＣＯＳ法による酸化膜を用いたが、本発明は、これに限
定されることなく他の既存の素子分離構造を用いること
ができる。例えば、トレンチ構造の素子分離も採用する
ことができるが、このトレンチの下に形成される浅いウ
エル領域は、トレンチ内部を通して不純物拡散を行うこ
とが困難なので、浅いウエル領域となる不純物拡散領域
を形成してからトレンチを形成する方法が有利である。
前述した第１の実施例では、比抵抗１〜２ΩcmのＮ型シ
リコン半導体基板を用いたが、Ｎ型又はＰ型エピタキシ
ャル成長層を有するＮ型半導体基板やＮ型又はＰ型エピ
タキシャル成長層を有するＰ型半導体基板を用いること
もできる。
ＣＯＳ法による酸化膜を用いたが、本発明は、これに限
定されることなく他の既存の素子分離構造を用いること
ができる。例えば、トレンチ構造の素子分離も採用する
ことができるが、このトレンチの下に形成される浅いウ
エル領域は、トレンチ内部を通して不純物拡散を行うこ
とが困難なので、浅いウエル領域となる不純物拡散領域
を形成してからトレンチを形成する方法が有利である。
前述した第１の実施例では、比抵抗１〜２ΩcmのＮ型シ
リコン半導体基板を用いたが、Ｎ型又はＰ型エピタキシ
ャル成長層を有するＮ型半導体基板やＮ型又はＰ型エピ
タキシャル成長層を有するＰ型半導体基板を用いること
もできる。
【００４４】次に、図７〜図１０を参照して第２の実施
例を説明する。第１の実施例ではＮ型を第１導電型と
し、Ｎ型シリコン半導体基板を用いたが、この第２の実
施例では、Ｐ型を第１導電型としてＰ型シリコン半導体
基板１０を用いる。まず、半導体基板１０のＮＭＯＳ領
域形成部分に厚さ５μm 程度のＮウエル４１（第３のウ
エル領域）を形成する。これは、まず、写真蝕刻法によ
りレジストパターンを形成した後、これをマスク（図示
せず）として、ＮＭＯＳ形成領域にリンを加速電圧１５
０ＫｅＶ、ドーズ量３×１０１３ｃｍ−２程度でイオン
注入し、約１１９０℃で窒素雰囲気中で１０時間拡散す
ることにより形成する。続いて、第１の実施例と同様の
方法で、厚さ５０ｎｍのシリコン酸化膜２６及び厚さ１
５０ｎｍのシリコン窒化膜２７を形成した後、写真蝕刻
法によるレジストパターンをマスク（図示せず）とし
て、異方エッチング法により、素子分離領域を形成する
部分のシリコン窒化膜２７を選択的に取り除く（図
７）。
例を説明する。第１の実施例ではＮ型を第１導電型と
し、Ｎ型シリコン半導体基板を用いたが、この第２の実
施例では、Ｐ型を第１導電型としてＰ型シリコン半導体
基板１０を用いる。まず、半導体基板１０のＮＭＯＳ領
域形成部分に厚さ５μm 程度のＮウエル４１（第３のウ
エル領域）を形成する。これは、まず、写真蝕刻法によ
りレジストパターンを形成した後、これをマスク（図示
せず）として、ＮＭＯＳ形成領域にリンを加速電圧１５
０ＫｅＶ、ドーズ量３×１０１３ｃｍ−２程度でイオン
注入し、約１１９０℃で窒素雰囲気中で１０時間拡散す
ることにより形成する。続いて、第１の実施例と同様の
方法で、厚さ５０ｎｍのシリコン酸化膜２６及び厚さ１
５０ｎｍのシリコン窒化膜２７を形成した後、写真蝕刻
法によるレジストパターンをマスク（図示せず）とし
て、異方エッチング法により、素子分離領域を形成する
部分のシリコン窒化膜２７を選択的に取り除く（図
７）。
【００４５】続いて、レジストパターンを取り除いた後
に、新たにレジストパターンを形成し、ＮＭＯＳ形成領
域の素子分離領域にボロンを加速電圧１００ＫｅＶ、ド
ーズ量１×１０14cm-2程度でイオン注入し、また、ＰＭ
ＯＳ形成領域の素子分離領域に、リンを加速電圧３６０
ＫｅＶ、ドーズ量５×１０13cm-2程度でイオン注入し、
この後レジストパターンを取り除いてから酸化性雰囲気
中で１０００℃で酸化することにより、素子分離領域形
成部分にフィールド酸化膜７を形成する。
に、新たにレジストパターンを形成し、ＮＭＯＳ形成領
域の素子分離領域にボロンを加速電圧１００ＫｅＶ、ド
ーズ量１×１０14cm-2程度でイオン注入し、また、ＰＭ
ＯＳ形成領域の素子分離領域に、リンを加速電圧３６０
ＫｅＶ、ドーズ量５×１０13cm-2程度でイオン注入し、
この後レジストパターンを取り除いてから酸化性雰囲気
中で１０００℃で酸化することにより、素子分離領域形
成部分にフィールド酸化膜７を形成する。
【００４６】その時に、ＮＭＯＳ領域の素子分離領域に
イオン注入されたボロン及びＰＭＯＳ素子分離領域にイ
オン注入されたリンが活性化され、Ｐ型不純物拡散領域
４３とＮ型不純物拡散領域４２が形成される。これらＰ
型不純物拡散領域４３及びＮ型不純物拡散領域４２は、
フィールド酸化膜７の下に形成され、それぞれトランジ
スタの第２及び第１のチャネルストッパとして用いられ
る。Ｐ型不純物拡散領域４３よりも、Ｎ型不純物拡散領
域４２の方を深くしてあるために、Ｎウエル４１とＮ型
不純物拡散領域４２は接続する事が出来る（図８）。
イオン注入されたボロン及びＰＭＯＳ素子分離領域にイ
オン注入されたリンが活性化され、Ｐ型不純物拡散領域
４３とＮ型不純物拡散領域４２が形成される。これらＰ
型不純物拡散領域４３及びＮ型不純物拡散領域４２は、
フィールド酸化膜７の下に形成され、それぞれトランジ
スタの第２及び第１のチャネルストッパとして用いられ
る。Ｐ型不純物拡散領域４３よりも、Ｎ型不純物拡散領
域４２の方を深くしてあるために、Ｎウエル４１とＮ型
不純物拡散領域４２は接続する事が出来る（図８）。
【００４７】これ以降の工程は、前述の第１の実施例と
同様の方法を用い、深いＮウエル４１中には、フィール
ド酸化膜７下に形成されたＰ型不純物拡散領域４３、Ｐ
型ソース／ドレイン領域３と同時に形成されたＰ型不純
物拡散領域４９、浅いＰウエル４７、パンチスルーを抑
制するＰ型不純物拡散領域４５、Ｎ型ソース／ドレイン
領域３０とその上のゲート酸化膜４０及びゲート電極５
０を備えたＮＭＯＳトランジスタが形成され、半導体基
板１０中には、フィールド酸化膜７下のＮ型不純物拡散
領域４２、浅いＮウエル４６、パンチスルーを抑制する
Ｎ型不純物拡散領域４４、Ｎ型ソース／ドレイン領域３
０と同時に形成されたＮ型不純物拡散領域４８、Ｐ型ソ
ース／ドレイン領域３とその上のゲート酸化膜４及びゲ
ート電極５を備えたＰＭＯＳトランジスタが形成される
（図９）。
同様の方法を用い、深いＮウエル４１中には、フィール
ド酸化膜７下に形成されたＰ型不純物拡散領域４３、Ｐ
型ソース／ドレイン領域３と同時に形成されたＰ型不純
物拡散領域４９、浅いＰウエル４７、パンチスルーを抑
制するＰ型不純物拡散領域４５、Ｎ型ソース／ドレイン
領域３０とその上のゲート酸化膜４０及びゲート電極５
０を備えたＮＭＯＳトランジスタが形成され、半導体基
板１０中には、フィールド酸化膜７下のＮ型不純物拡散
領域４２、浅いＮウエル４６、パンチスルーを抑制する
Ｎ型不純物拡散領域４４、Ｎ型ソース／ドレイン領域３
０と同時に形成されたＮ型不純物拡散領域４８、Ｐ型ソ
ース／ドレイン領域３とその上のゲート酸化膜４及びゲ
ート電極５を備えたＰＭＯＳトランジスタが形成される
（図９）。
【００４８】浅いＮウエル４６、及びＮ型不純物拡散領
域４２、４４、４８は、浅いＮウエルである第１のウエ
ル領域１３として１つの領域になる。また、浅いＰウエ
ル４７、及びＰ型不純物拡散領域４３、４５、４９は、
浅いＰウエルである第２のウエル領域１１として１つの
領域になる。第１のウエル領域１３は、また、第３のウ
エル領域（深いＮウエル）１２と合体して実質的に１つ
の領域を形成する。Ｎウエル４１は、深いＮウエルで、
図１で示した第２のウエル領域１２と同じである。図９
のＰ型不純物拡散領域４９内に形成された浅いＰウエル
４７は、図１と同じＰ型高濃度コンタクト領域１６とな
る。同じく、Ｎ型不純物拡散領域４８内に形成された浅
いＮウエル４６は、Ｎ型高濃度コンタクト領域１５とな
る（図１０）。
域４２、４４、４８は、浅いＮウエルである第１のウエ
ル領域１３として１つの領域になる。また、浅いＰウエ
ル４７、及びＰ型不純物拡散領域４３、４５、４９は、
浅いＰウエルである第２のウエル領域１１として１つの
領域になる。第１のウエル領域１３は、また、第３のウ
エル領域（深いＮウエル）１２と合体して実質的に１つ
の領域を形成する。Ｎウエル４１は、深いＮウエルで、
図１で示した第２のウエル領域１２と同じである。図９
のＰ型不純物拡散領域４９内に形成された浅いＰウエル
４７は、図１と同じＰ型高濃度コンタクト領域１６とな
る。同じく、Ｎ型不純物拡散領域４８内に形成された浅
いＮウエル４６は、Ｎ型高濃度コンタクト領域１５とな
る（図１０）。
【００４９】これより後の工程は、周知の技術により層
間絶縁膜、リード電極、パッシベーション膜などを形成
して必要とするＣＭＯＳ構造の半導体集積回路装置を完
成させる。前述した実施例で、例えば、図１において、
第１の領域１１と第４の領域１４は、１領域を構成して
いるが、第１の領域（浅いＰウエル）１１が形成されて
いる第２の領域（深いＮウエル）１２と、この第２の領
域１２と隣接し、第３の領域（浅いＮウエル）１３が形
成されている第４の領域（深いＰウエル）１４との境界
領域に形成されたＰ型及びＮ型の不純物拡散領域２９、
３１の２つの拡散領域の半導体基板表面からの深さに差
をつけることによって（図５参照）、この構成は、可能
になっている。この隣接する２つの不純物拡散領域２
９、３１は、フィールド酸化膜７の下に形成され、チャ
ネルストッパ領域として形成されるものであり、両者の
深さの差は、約０．１〜０．５μm 程度が適当である。
間絶縁膜、リード電極、パッシベーション膜などを形成
して必要とするＣＭＯＳ構造の半導体集積回路装置を完
成させる。前述した実施例で、例えば、図１において、
第１の領域１１と第４の領域１４は、１領域を構成して
いるが、第１の領域（浅いＰウエル）１１が形成されて
いる第２の領域（深いＮウエル）１２と、この第２の領
域１２と隣接し、第３の領域（浅いＮウエル）１３が形
成されている第４の領域（深いＰウエル）１４との境界
領域に形成されたＰ型及びＮ型の不純物拡散領域２９、
３１の２つの拡散領域の半導体基板表面からの深さに差
をつけることによって（図５参照）、この構成は、可能
になっている。この隣接する２つの不純物拡散領域２
９、３１は、フィールド酸化膜７の下に形成され、チャ
ネルストッパ領域として形成されるものであり、両者の
深さの差は、約０．１〜０．５μm 程度が適当である。
【００５０】また第１の実施例では素子分離法として
は、ＬＯＣＯＳ法を用いたが、埋め込み素子分離法を用
いた場合にも、同様の構造を得ることができる。
は、ＬＯＣＯＳ法を用いたが、埋め込み素子分離法を用
いた場合にも、同様の構造を得ることができる。
【００５１】図１１および図１２は本発明のような浅い
ウエルを有するＭＯＳＦＥＴの特性を従来の浅いウエル
を有しないＭＯＳＦＥＴと比較したものである。両図に
おいて、破線は従来のＭＯＳＦＥＴ、実線は半導体基板
表面からの深さが約０．５μm 以下の浅いウエルを有す
る本発明にかかるＭＯＳＦＥＴを示す。図１１はゲート
電圧Ｖg として、−０．５Ｖ、−１Ｖ、−２Ｖ、−３Ｖ
および−４Ｖをゲート電極５に印加し、そのときのドレ
イン電圧Ｖd を横軸（Ｖ）にとり、ドレイン電流Ｉd を
縦軸（ｍＡ）にとったときのドレイン電流−ドレイン電
圧（Ｉd −Ｖd）特性を表わしたグラフである。
ウエルを有するＭＯＳＦＥＴの特性を従来の浅いウエル
を有しないＭＯＳＦＥＴと比較したものである。両図に
おいて、破線は従来のＭＯＳＦＥＴ、実線は半導体基板
表面からの深さが約０．５μm 以下の浅いウエルを有す
る本発明にかかるＭＯＳＦＥＴを示す。図１１はゲート
電圧Ｖg として、−０．５Ｖ、−１Ｖ、−２Ｖ、−３Ｖ
および−４Ｖをゲート電極５に印加し、そのときのドレ
イン電圧Ｖd を横軸（Ｖ）にとり、ドレイン電流Ｉd を
縦軸（ｍＡ）にとったときのドレイン電流−ドレイン電
圧（Ｉd −Ｖd）特性を表わしたグラフである。
【００５２】これら両曲線を比較すると、浅いウエルを
有するＭＯＳＦＥＴでは浅いウエルのない従来例に比較
してドレイン電流量がかなり多くなっている。また、浅
いウエルを有する場合の閾値電圧は約０．５Ｖであっ
て、従来例の閾値電圧の約１．０Ｖより減少している。
有するＭＯＳＦＥＴでは浅いウエルのない従来例に比較
してドレイン電流量がかなり多くなっている。また、浅
いウエルを有する場合の閾値電圧は約０．５Ｖであっ
て、従来例の閾値電圧の約１．０Ｖより減少している。
【００５３】また、図１２は、サブスレッショルド電流
特性を示すグラフであり、縦軸にドレイン電流（μＡ）
をとり、横軸にゲート電圧（Ｖ）をとっている。この図
からわかるように、浅いウエルを有するＭＯＳＦＥＴの
サブスレッショルド係数は、浅いウエルを持っていない
従来のウエルを有するＭＯＳＦＥＴよりも向上してい
る。したがって、閾値電圧を低減してもゼロバイアス電
圧でのリーク電流を抑制することができるので、閾値電
圧を低く設定できる。そのためには、本願発明のよう
に、ＭＯＳＦＥＴが形成されているウエル領域のゲート
電極下の接合深さを十分浅くすることが有効である。
特性を示すグラフであり、縦軸にドレイン電流（μＡ）
をとり、横軸にゲート電圧（Ｖ）をとっている。この図
からわかるように、浅いウエルを有するＭＯＳＦＥＴの
サブスレッショルド係数は、浅いウエルを持っていない
従来のウエルを有するＭＯＳＦＥＴよりも向上してい
る。したがって、閾値電圧を低減してもゼロバイアス電
圧でのリーク電流を抑制することができるので、閾値電
圧を低く設定できる。そのためには、本願発明のよう
に、ＭＯＳＦＥＴが形成されているウエル領域のゲート
電極下の接合深さを十分浅くすることが有効である。
【００５４】
【発明の効果】以上のように、本発明によれば、ＭＯＳ
ＦＥＴが形成されているウエル領域のゲート電極下の接
合深さをゲート絶縁膜とウエルの界面から延びる空乏層
とゲート電極直下のウエルとその下のウエルとの界面か
ら延びる空乏層とが接触する深さ、典型的には０．５μ
m 以下に十分浅くしており、ゲート電極直下のウエル
は、通常のゲート電圧の範囲で空乏化しているので空乏
層の実効的な容量が低減され、サブスレッショルド特性
が改善される。したがって、低電圧電源においても、リ
ーク電流を低いレベルに設定したまま、閾値電圧を低く
設定することができるので、低電圧、低消費電力で高速
のＣＭＯＳ回路を得ることができる。さらに、半導体基
板の裏面に設けた第３の電極によりＭＯＳＦＥＴのソー
ス／ドレイン領域の接合容量の低下、ドレイン電流の増
大を図ることができる。
ＦＥＴが形成されているウエル領域のゲート電極下の接
合深さをゲート絶縁膜とウエルの界面から延びる空乏層
とゲート電極直下のウエルとその下のウエルとの界面か
ら延びる空乏層とが接触する深さ、典型的には０．５μ
m 以下に十分浅くしており、ゲート電極直下のウエル
は、通常のゲート電圧の範囲で空乏化しているので空乏
層の実効的な容量が低減され、サブスレッショルド特性
が改善される。したがって、低電圧電源においても、リ
ーク電流を低いレベルに設定したまま、閾値電圧を低く
設定することができるので、低電圧、低消費電力で高速
のＣＭＯＳ回路を得ることができる。さらに、半導体基
板の裏面に設けた第３の電極によりＭＯＳＦＥＴのソー
ス／ドレイン領域の接合容量の低下、ドレイン電流の増
大を図ることができる。
【図１】本発明にかかるＣＭＯＳ構造を有する半導体集
積回路装置の第１の実施例の素子断面図である。
積回路装置の第１の実施例の素子断面図である。
【図２】本発明の第１の実施例にかかる半導体集積回路
装置の製造工程の一を示す素子断面図である。
装置の製造工程の一を示す素子断面図である。
【図３】本発明の第１の実施例にかかる半導体集積回路
装置の製造工程の一を示す素子断面図である。
装置の製造工程の一を示す素子断面図である。
【図４】本発明の第１の実施例にかかる半導体集積回路
装置の製造工程の一を示す素子断面図である。
装置の製造工程の一を示す素子断面図である。
【図５】本発明の第１の実施例にかかる半導体集積回路
装置の製造工程の一を示す素子断面図である。
装置の製造工程の一を示す素子断面図である。
【図６】本発明の第１の実施例にかかる半導体集積回路
装置の製造工程の一を示す素子断面図である。
装置の製造工程の一を示す素子断面図である。
【図７】本発明の第２の実施例にかかる半導体集積回路
装置の製造工程の一を示す素子断面図である。
装置の製造工程の一を示す素子断面図である。
【図８】本発明の第２の実施例にかかる半導体集積回路
装置の製造工程の一を示す素子断面図である。
装置の製造工程の一を示す素子断面図である。
【図９】本発明の第２の実施例にかかる半導体集積回路
装置の製造工程の一を示す素子断面図である。
装置の製造工程の一を示す素子断面図である。
【図１０】本発明の第２の実施例にかかる半導体集積回
路装置の製造工程の一を示す素子断面図である。
路装置の製造工程の一を示す素子断面図である。
【図１１】本発明の効果を説明する、本発明にかかる浅
いウエルを有するＭＯＳＦＥＴの特性を従来の浅いウエ
ルを有しないＭＯＳＦＥＴと比較したＩd −Ｖd 特性図
である。
いウエルを有するＭＯＳＦＥＴの特性を従来の浅いウエ
ルを有しないＭＯＳＦＥＴと比較したＩd −Ｖd 特性図
である。
【図１２】本発明の効果を説明する、本発明にかかる浅
いウエルを有するＭＯＳＦＥＴの特性を従来の浅いウエ
ルを有しないＭＯＳＦＥＴと比較した、ドレイン電流−
ゲート電圧特性図である。
いウエルを有するＭＯＳＦＥＴの特性を従来の浅いウエ
ルを有しないＭＯＳＦＥＴと比較した、ドレイン電流−
ゲート電圧特性図である。
【図１３】本発明の効果を説明するＣＭＯＳリング発振
器のゲート遅延時間の基板バイアス依存性を示す特性図
である。
器のゲート遅延時間の基板バイアス依存性を示す特性図
である。
【図１４】本発明の作用を説明する、ゲート近傍を中心
にした半導体基板の構成を説明する部分断面図である。
にした半導体基板の構成を説明する部分断面図である。
【図１５】ゲート直下の空乏層幅の不純物濃度依存性を
示す特性図である。
示す特性図である。
【図１６】従来の提案されている半導体集積回路のＭＯ
Ｓ構造を示す素子断面図である。
Ｓ構造を示す素子断面図である。
３ ソース／ドレイン領域 ４ ゲート酸化膜 ５ ゲート電極 ７ フィールド酸化膜 １０ 半導体基板 １１，１４ Ｐ型ウエル領域 １２，１３ Ｎ型ウエル領域 １５ コンタクト領域 ３０ ソース／ドレイン領域 ４０ ゲート酸化膜 ５０ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−94667（ＪＰ，Ａ) 特開 平２−77153（ＪＰ，Ａ) 特開 昭60−57661（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8234 - 21/8238 H01L 21/8249 H01L 27/06 H01L 27/08 331 H01L 27/088 - 27/092
Claims (6)
- 【請求項１】第１導電型の半導体基板と、 前記半導体基板に形成された第２導電型の第１のウエル
領域と、 前記半導体基板に形成され、前記第１のウエル領域を囲
む第１導電型の第２のウエル領域と、 前記半導体基板に形成された第１導電型の第３のウエル
領域と、 前記半導体基板に形成され、前記第３のウエル領域を囲
む第２導電型の第４のウエル領域と、 前記第１のウエル領域に形成され、ゲート絶縁膜の上に
ゲート電極を有する第１導電型ＭＯＳ型電界効果トラン
ジスタと、 前記第３のウエル領域に形成され、ゲート絶縁膜の上に
ゲート電極を有する第２導電型ＭＯＳ型電界効果トラン
ジスタと、 前記第１のウエル領域上及び前記第３のウエル領域上の
それぞれに形成されたバイアスを印加する手段とを備
え、 前記第１のウエル領域と前記第４のウエル領域とは隣接
しており、かつ、前記第１のウエル領域の、前記第１導
電型ＭＯＳ型電界効果トランジスタのゲート電極下の前
記半導体基板表面からの深さは、前記第１のウエル領域
とゲート絶縁膜間の界面から延びる空乏層と前記第１の
ウエル領域と第２のウエル領域の界面で形成される空乏
層とが接触する深さとなっており、前記第３のウエル領
域の、前記第２導電型ＭＯＳ型電界効果トランジスタの
ゲート電極下の前記半導体基板表面からの深さは、前記
第３のウエル領域とゲート絶縁膜間の界面から延びる空
乏層と前記第３のウエルと第４のウエルの界面で形成さ
れる空乏層とが接触する深さとなっていることを特徴と
する半導体集積回路装置。 - 【請求項２】前記半導体基板上には、前記第１のウエル
領域上に素子分離用のフィールド酸化膜が形成され、そ
のフィールド酸化膜下の前記第１のウエル領域には、第
２導電型のチャネルストッパ領域が形成されており、こ
のチャネルストッパ領域が、前記第４のウエル領域と接
続していることを特徴とする請求項１に記載の半導体集
積回路装置。 - 【請求項３】前記第１のウエル領域に形成されたチャネ
ルストッパ領域に隣接して前記第３のウエル領域に第１
導電型のチャネルストッパ領域が形成されており、この
第３のウエル領域に形成されたチャネルストッパ領域の
前記半導体基板表面からの深さは、前記第１のウエル領
域に形成されたチャネルストッパ領域の前記半導体基板
表面からの深さより浅い事を特徴とする請求項２に記載
の半導体集積回路装置。 - 【請求項４】第１導電型の半導体基板と、 前記半導体基板に形成された第２導電型の第１のウエル
領域と、 前記第１のウエル領域上に形成された素子分離用のフィ
ールド酸化膜と、 前記半導体基板に形成された第１導電型の第２のウエル
領域と、 前記半導体基板に形成され、前記第２のウエル領域を囲
む第２導電型の第３のウエル領域と、 前記第１のウエル領域に形成され、ゲート絶縁膜上に形
成されたゲート電極を有する第１導電型ＭＯＳ型電界効
果トランジスタと、 前記第２のウエル領域に形成され、ゲート絶縁膜上に形
成されたゲート電極を有する第２導電型ＭＯＳ型電界効
果トランジスタと、 前記フィールド酸化膜下の前記第１のウエル領域に形成
された第２導電型のチャネルストッパ領域と、 前記第１のウエル領域上及び前記第２のウエル領域上の
それぞれに形成されたバイアスを印加する手段とを備
え、 前記第１のウエル領域に形成された第２導電型のチャネ
ルストッパ領域は、前記第３のウエル領域と接続してお
り、かつ、前記第１のウエル領域の、前記第１導電型Ｍ
ＯＳ型電界効果トランジスタのゲート電極下の前記半導
体基板表面からの深さは、前記第１のウエル領域とゲー
ト絶縁膜間の界面から延びる空乏層と前記第１のウエル
領域と基板の界面で形成される空乏層とが接触する深さ
となっており、前記第２のウエル領域の、前記第２導電
型ＭＯＳ型電界効果トランジスタのゲート電極下の前記
半導体基板表面からの深さは、前記第２のウエル領域と
ゲート絶縁膜間の界面から延びる空乏層と前記第２のウ
エル領域と第３のウエル領域の界面で形成される空乏層
とが接触する深さとなっていることを特徴とする半導体
集積回路装置。 - 【請求項５】第１導電型の半導体基板と、 前記半導体基板に形成された第２導電型の第１のウエル
領域と、 前記第１のウエル領域上に形成された素子分離用のフィ
ールド酸化膜と、 前記半導体基板に形成された第１導電型の第２のウエル
領域と、 前記半導体基板に形成され、前記第２のウエル領域を囲
む第２導電型の第３のウエル領域と、 前記第１のウエル領域に形成され、ゲート絶縁膜上に形
成されたゲート電極を有する第１導電型ＭＯＳ型電界効
果トランジスタと、 前記第２のウエル領域に形成され、ゲート絶縁膜上に形
成されたゲート電極を有する第２導電型ＭＯＳ型電界効
果トランジスタと、 前記フィールド酸化膜下の前記第１のウエル領域に形成
された第２導電型の第１のチャネルストッパ領域と、 前記第１のチャネルストッパ領域に隣接して前記第２の
ウエル領域に形成された第１導電型の第２のチャネルス
トッパ領域と、 前記第１のウエル領域上及び前記第２のウエル領域上の
それぞれに形成されたバイアスを印加する手段とを備
え、 前記第２のチャネルストッパ領域の前記半導体基板表面
からの深さは、前記第１のチャネルストッパ領域の前記
半導体基板表面からの深さよりも浅く形成されて前記第
１のチャネルストッパ領域は、前記第３のウエル領域と
接続しており、かつ、前記第１のウエル領域の、前記第
１導電型ＭＯＳ型電界効果トランジスタのゲート電極下
の前記半導体基板表面からの深さは、前記第１のウエル
領域とゲート絶縁膜間の界面から延びる空乏層と前記第
１のウエル領域と基板の界面で形成される空乏層とが接
触する深さとなっており、前記第２のウエル領域の、前
記第２導電型ＭＯＳ型電界効果トランジスタのゲート電
極下の前記半導体基板表面からの深さは、前記第２のウ
エル領域とゲート絶縁膜間の界面から延びる空乏層と前
記第２のウエル領域と第３のウエル領域の界面で形成さ
れる空乏層とが接触する深さとなっていることを特徴と
する半導体集積回路装置。 - 【請求項６】第１導電型の半導体基板に、第１導電型の
第２のウエル領域を形成する工程と、 前記半導体基板に、前記第２のウエル領域に隣接して第
２導電型の第４のウエル領域を形成する工程と、 前記第２のウエル領域内に、第２導電型の第１のウエル
領域を形成する工程と前記第４のウエル領域に、前記第
１のウエル領域に隣接し、前記第１のウエル領域との境
界部分において、前記半導体基板表面からの深さが前記
第１のウエル領域の前記半導体基板表面からの深さより
浅い第１導電型の第３のウエル領域を形成する工程と、 前記第１のウエル領域に、第１導電型のＭＯＳ型電界効
果トランジスタを形成する工程と、 前記第３のウエル領域に、第２導電型のＭＯＳ型電界効
果トランジスタを形成する工程と、 前記第１のウエル領域上及び前記第３のウエル領域上の
それぞれにバイアスを印加する手段を形成する工程とを
備え、 前記第１のウエル領域の、前記第１導電型ＭＯＳ型電界
効果トランジスタのゲート電極下の前記半導体基板表面
からの深さは、前記第１のウエル領域とゲート絶縁膜間
の界面から延びる空乏層と前記第１のウエル領域と第２
のウエル領域の界面で形成される空乏層とが接触する深
さとなっており、前記第３のウエル領域の、前記第２導
電型ＭＯＳ型電界効果トランジスタのゲート電極下の前
記半導体基板表面からの深さは、前記第３のウエル領域
とゲート絶縁膜間の界面から延びる空乏層と前記第３の
ウエルと第４のウエルの界面で形成される空乏層とが接
触する深さとすることを特徴とする集積回路装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5199778A JP2953915B2 (ja) | 1992-08-11 | 1993-08-11 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23537292 | 1992-08-11 | ||
| JP4-235372 | 1992-08-11 | ||
| JP5199778A JP2953915B2 (ja) | 1992-08-11 | 1993-08-11 | 半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06163842A JPH06163842A (ja) | 1994-06-10 |
| JP2953915B2 true JP2953915B2 (ja) | 1999-09-27 |
Family
ID=26511745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5199778A Expired - Lifetime JP2953915B2 (ja) | 1992-08-11 | 1993-08-11 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2953915B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10090227B1 (en) * | 2017-07-13 | 2018-10-02 | Globalfoundries Inc. | Back biasing in SOI FET technology |
-
1993
- 1993-08-11 JP JP5199778A patent/JP2953915B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06163842A (ja) | 1994-06-10 |
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