JPS60128668A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60128668A JPS60128668A JP23684883A JP23684883A JPS60128668A JP S60128668 A JPS60128668 A JP S60128668A JP 23684883 A JP23684883 A JP 23684883A JP 23684883 A JP23684883 A JP 23684883A JP S60128668 A JPS60128668 A JP S60128668A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法例関し、特に絶縁基板上
の半導体層にＭＩＳ ）ランジスタ等の素子が形成され
た半導体装置の製造方法に係る。
の半導体層にＭＩＳ ）ランジスタ等の素子が形成され
た半導体装置の製造方法に係る。
近年、半導体装置における素子の微細化は目覚しく、Ｓ
ＯＳ （ Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ
）構造についても同様である。こうした素子の微細化に
伴なって、例えばＭＯＳ ）ランジスタの場合、デート
長さはよυ短か（、ｒ−１絶縁膜の厚さはよ多薄くなる
傾向にある。これらは、ＭＯＳ ）ランジスタの電気的
特性に影響を与え、例えばしきい値電圧（■ｔｈ）をよ
如小さくする。従って、ＭＯＳ ）ランジスタの特性を
変化させずに、トランジスタの微細化を達成するには、
ノ一ス，ドレイン領域間のチャンネル領域の不純物湿度
をデート長及びダート絶縁膜のスケーリングに見合った
分だけ高くする必要がある。しかし、チャンネル領域中
の不純物濃度を高くすることは必然的にチャンネル領域
内にできる空乏層幅を減少させる。
ＯＳ （ Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ
）構造についても同様である。こうした素子の微細化に
伴なって、例えばＭＯＳ ）ランジスタの場合、デート
長さはよυ短か（、ｒ−１絶縁膜の厚さはよ多薄くなる
傾向にある。これらは、ＭＯＳ ）ランジスタの電気的
特性に影響を与え、例えばしきい値電圧（■ｔｈ）をよ
如小さくする。従って、ＭＯＳ ）ランジスタの特性を
変化させずに、トランジスタの微細化を達成するには、
ノ一ス，ドレイン領域間のチャンネル領域の不純物湿度
をデート長及びダート絶縁膜のスケーリングに見合った
分だけ高くする必要がある。しかし、チャンネル領域中
の不純物濃度を高くすることは必然的にチャンネル領域
内にできる空乏層幅を減少させる。
一方、ＳＯＳ構造のＭＯＳ ｌ−ランジスタにおいては
、絶縁基板上にシリコン層をエビタキ７ヤル成長させる
が、その厚さを薄くすると、キャリアモビリティが著し
く低下するため、シリコン層の厚さは制限される。した
がって、ＳＯＳ構造のＭＯＳ ）ランジスタを微細化し
ようとすると、チャンネル領域の空乏層は絶縁基板とシ
リコン層の界面近傍にまで充分に延びない事態が生じる
。また、シリコン層の薄層化が制限されることによシ、
いわゆるスケーリング則が適用されない部分としてソー
ス、ドレイン領域の拡散深さがある。即ち、スケーリン
グ則によれば、ダート長、ｒ−１絶縁膜がスケーリング
されれば、ソース、ドレイン領域の拡散深さも同じ割合
だけ短かくスケーリングされる必要がある。しかし、Ｓ
Ｏ８構造ではソース、ドレイン領域が絶縁基板表面まで
達していないと、チャンネル領域とソース、ドレイン領
域との接合面積が急激に増し、その間で容量が増大する
ため、ＳＯ８の長所の一つである高速性が損なわれる。
、絶縁基板上にシリコン層をエビタキ７ヤル成長させる
が、その厚さを薄くすると、キャリアモビリティが著し
く低下するため、シリコン層の厚さは制限される。した
がって、ＳＯＳ構造のＭＯＳ ）ランジスタを微細化し
ようとすると、チャンネル領域の空乏層は絶縁基板とシ
リコン層の界面近傍にまで充分に延びない事態が生じる
。また、シリコン層の薄層化が制限されることによシ、
いわゆるスケーリング則が適用されない部分としてソー
ス、ドレイン領域の拡散深さがある。即ち、スケーリン
グ則によれば、ダート長、ｒ−１絶縁膜がスケーリング
されれば、ソース、ドレイン領域の拡散深さも同じ割合
だけ短かくスケーリングされる必要がある。しかし、Ｓ
Ｏ８構造ではソース、ドレイン領域が絶縁基板表面まで
達していないと、チャンネル領域とソース、ドレイン領
域との接合面積が急激に増し、その間で容量が増大する
ため、ＳＯ８の長所の一つである高速性が損なわれる。
また、ＳＯ８構造のＭＯＳ ｌ−ランノスタが微細化さ
れると、それに伴なって、ソース、ドレイン領域間のパ
ンチスルー現象が生じる。パンチスルー現象は微細化を
図りつつ電源電圧を規制せずに動作させようとするため
に起こる問題である。ＳＯ８構造のＭＯＳ ）ランジス
タにおいては、既述の如くソース、ドレイン領域の不純
物拡散長がスケーリング則による場合に比べて長くなる
ため、そのパンチスルーの程度は大きくなる。更に、Ｓ
Ｏ８構造のＭＯＳ ）ランジスタの固有な問題として、
絶縁基板とシリコン層の界面に存在する固有電荷のため
に界面付近のシリコン層が反転し、ここを通してソース
、ドレイン領域間に電流カニ流れる、いわゆるバックチ
ャンネル電流が存在するＯ このようなことから、従来よ５ ｓｏｓ構造の半導体層
に素子分離領域を形成し、この素子分離領域で分離され
た半導体層の島状領域のチャンネル領域予定部にしきい
値制御用、・ぐンチスルー耐圧防止用及び・々ツクチャ
ンネル防止用として例えばｎチャンネルＭＯＳ ）ラン
ノスタであればばロンを夫々適宜な深さにピーク値を持
つようにイオン注入する方法が行なわれている。しかし
、こうした多重のポロンイオンの注入を行なうと、半導
体層の濃度が高くなシ、ＳＯＳ構造のＭＯＳ ）ランジ
スタ特有な現象であるキンク現象が顕在化したシ、しき
い値電圧の制御性も低下する問題が発生する。
れると、それに伴なって、ソース、ドレイン領域間のパ
ンチスルー現象が生じる。パンチスルー現象は微細化を
図りつつ電源電圧を規制せずに動作させようとするため
に起こる問題である。ＳＯ８構造のＭＯＳ ）ランジス
タにおいては、既述の如くソース、ドレイン領域の不純
物拡散長がスケーリング則による場合に比べて長くなる
ため、そのパンチスルーの程度は大きくなる。更に、Ｓ
Ｏ８構造のＭＯＳ ）ランジスタの固有な問題として、
絶縁基板とシリコン層の界面に存在する固有電荷のため
に界面付近のシリコン層が反転し、ここを通してソース
、ドレイン領域間に電流カニ流れる、いわゆるバックチ
ャンネル電流が存在するＯ このようなことから、従来よ５ ｓｏｓ構造の半導体層
に素子分離領域を形成し、この素子分離領域で分離され
た半導体層の島状領域のチャンネル領域予定部にしきい
値制御用、・ぐンチスルー耐圧防止用及び・々ツクチャ
ンネル防止用として例えばｎチャンネルＭＯＳ ）ラン
ノスタであればばロンを夫々適宜な深さにピーク値を持
つようにイオン注入する方法が行なわれている。しかし
、こうした多重のポロンイオンの注入を行なうと、半導
体層の濃度が高くなシ、ＳＯＳ構造のＭＯＳ ）ランジ
スタ特有な現象であるキンク現象が顕在化したシ、しき
い値電圧の制御性も低下する問題が発生する。
本発明は素子の微細化、特にチャンネル領域のショート
化に伴なうバックチャンネル電流の発生、パンチスルー
耐圧の低下を防止し、更にしきい値の制御を容易にして
高信頼性、高速動作化を達成した半導体装置を簡単に製
造し得る方法を提供しようとするものである。
化に伴なうバックチャンネル電流の発生、パンチスルー
耐圧の低下を防止し、更にしきい値の制御を容易にして
高信頼性、高速動作化を達成した半導体装置を簡単に製
造し得る方法を提供しようとするものである。
本発明は絶縁基板上の半導体層に素子分離領域を形成し
、この素子分離領域で分離された半導体層の島状領域の
チャンネル領域予定部に適宜な深さ部分にピークを持つ
ようにシリコンをイオン注入して該予定部の半導体層部
分の結晶性を乱し、つづいてしきい値制御用としての不
純物、例えばボロンを同チャンネル領域予定部にイオン
注入し、しかる後、熱処理を施すことによって、半導体
層の濃度をあまシ高くすることなく、ノヤンチスルー耐
圧やバックチャンネル電流を防止するような部分のみ不
純物濃度を高めること全可能にして、既述した効果を有
する半導体装置を製造することを骨子とするものである
。
、この素子分離領域で分離された半導体層の島状領域の
チャンネル領域予定部に適宜な深さ部分にピークを持つ
ようにシリコンをイオン注入して該予定部の半導体層部
分の結晶性を乱し、つづいてしきい値制御用としての不
純物、例えばボロンを同チャンネル領域予定部にイオン
注入し、しかる後、熱処理を施すことによって、半導体
層の濃度をあまシ高くすることなく、ノヤンチスルー耐
圧やバックチャンネル電流を防止するような部分のみ不
純物濃度を高めること全可能にして、既述した効果を有
する半導体装置を製造することを骨子とするものである
。
−〔発明の実施例〕
次に、本発明をｎチャンネルＭＯＳトランジスタの製造
に適用した例について第１図〜第６図を参照して説明す
る。
に適用した例について第１図〜第６図を参照して説明す
る。
（１） まず、第１図に示す如くサファイア基板１上に
厚さ０．６μｍのシリコン層２をエピタキシャル成長さ
せたＳＯ８基板を用意した。つづいて、“シリコン層２
を選択酸化法等によシフイールド酸化膜（素子分離領域
）３を形成した後、熱酸化処理を施してフィールド酸化
膜３で分離されたシリコン層２の島状領域（集子領域）
４表面に例えば厚さ３００〜５００Ｘの熱酸化膜５を形
成しｆｃ （第２図図示）。
厚さ０．６μｍのシリコン層２をエピタキシャル成長さ
せたＳＯ８基板を用意した。つづいて、“シリコン層２
を選択酸化法等によシフイールド酸化膜（素子分離領域
）３を形成した後、熱酸化処理を施してフィールド酸化
膜３で分離されたシリコン層２の島状領域（集子領域）
４表面に例えば厚さ３００〜５００Ｘの熱酸化膜５を形
成しｆｃ （第２図図示）。
（１１） 次いで、写真蝕刻法によシチャンネル領域予
定部が開口されたレジストツクターン６を形成した彼、
該レノストパターン６をマスクドじてシリコンをサファ
イア基板ｌとチャンネル領域予定部のシリコン層部分と
の界面近傍にピーク７１に持つように例えば加速電圧３
００〜４００ｋｅＶ 、ドーズ量１０”／ｃｎｌ〜１０
１６／ｄの条件で島状領域４に選択的にイオン注入した
。更に、同レジストパターンをマスクとしてシリコンを
チャンネル領域予定部のシリコン層部分の中間にピーク
７２をもつように例えば加速電圧１５０〜２５０ｋｅＶ
１ ドーズｆｉｔ １０１’／ｃｍ 〜１０１６／Ｃ７
１ノ条件で島状領域４に選択的にイオン注入した（第３
図図示）。つづいて、同レジストパターン６をマスクと
して導電性を与える不純物、例えばポロンをチャンネル
領域予定部のシリコン層部分の表面付近にピーク８をも
つように例えば加速電圧４０〜２００ ｋｅＶ、ドーズ
量１０１１Ｚ嘘〜１０ ”／ｃｎｔの条件で島状領域４
に選択的にイオン注入した（第４図図示）。
定部が開口されたレジストツクターン６を形成した彼、
該レノストパターン６をマスクドじてシリコンをサファ
イア基板ｌとチャンネル領域予定部のシリコン層部分と
の界面近傍にピーク７１に持つように例えば加速電圧３
００〜４００ｋｅＶ 、ドーズ量１０”／ｃｎｌ〜１０
１６／ｄの条件で島状領域４に選択的にイオン注入した
。更に、同レジストパターンをマスクとしてシリコンを
チャンネル領域予定部のシリコン層部分の中間にピーク
７２をもつように例えば加速電圧１５０〜２５０ｋｅＶ
１ ドーズｆｉｔ １０１’／ｃｍ 〜１０１６／Ｃ７
１ノ条件で島状領域４に選択的にイオン注入した（第３
図図示）。つづいて、同レジストパターン６をマスクと
して導電性を与える不純物、例えばポロンをチャンネル
領域予定部のシリコン層部分の表面付近にピーク８をも
つように例えば加速電圧４０〜２００ ｋｅＶ、ドーズ
量１０１１Ｚ嘘〜１０ ”／ｃｎｔの条件で島状領域４
に選択的にイオン注入した（第４図図示）。
（１１Ｄ 次いで、レジストパターン６を除去し、更に
熱酸化膜５を除去した後、再度、熱酸化処理を施して島
状領域４表面に厚さ３００〜５００Ｘのダート酸化膜９
を形成した。つづいて、全面に例えば砒素ドーゾ多結晶
シリコン膜を堆私し、これをパターニングしてダート電
極１Ｏを形成した後、該ダート電極１０及びフィールド
酸化膜３をマスクとしてｎ型不純物、例えば砒素を島状
領域４に選択的にイオン注入し、更に活性化してｎ＋型
のソース、ドレインｆＪＪ域１１ａ１２を形成した（第
５図図示）。ひきつづき、全面にＣＶＤ Ｓ ｉ Ｏ２
膜１３及びポロンリン硅化ガラス膜（ＢＰＳＧ膜）１４
を順次堆桜した後、コンタクトホール１５−・・の開孔
、ソー憑、ドレインの取出しＡＡ配線１６．１７の形成
を行なってｎチャンネルＭＯＳ ）ランソスタを製造し
た（第６図図示）。
熱酸化膜５を除去した後、再度、熱酸化処理を施して島
状領域４表面に厚さ３００〜５００Ｘのダート酸化膜９
を形成した。つづいて、全面に例えば砒素ドーゾ多結晶
シリコン膜を堆私し、これをパターニングしてダート電
極１Ｏを形成した後、該ダート電極１０及びフィールド
酸化膜３をマスクとしてｎ型不純物、例えば砒素を島状
領域４に選択的にイオン注入し、更に活性化してｎ＋型
のソース、ドレインｆＪＪ域１１ａ１２を形成した（第
５図図示）。ひきつづき、全面にＣＶＤ Ｓ ｉ Ｏ２
膜１３及びポロンリン硅化ガラス膜（ＢＰＳＧ膜）１４
を順次堆桜した後、コンタクトホール１５−・・の開孔
、ソー憑、ドレインの取出しＡＡ配線１６．１７の形成
を行なってｎチャンネルＭＯＳ ）ランソスタを製造し
た（第６図図示）。
しかして、本発明方法によればシリコンのイオン注入に
よってチャンネル領域予定部のシリコン層部分のサファ
イア基板１の界面近傍、中間部分の結晶性を悪化させる
ので、しきい値制御のためのポロンのイオン注入を１回
行なうだけで、島状領域４の表面付近の他に前記結晶性
が悪化された部位にポロンの不純物濃度を部分的に高め
ることができ、シリコン層全体（島状領域４全体）の濃
度が高くなるのを防止できる。
よってチャンネル領域予定部のシリコン層部分のサファ
イア基板１の界面近傍、中間部分の結晶性を悪化させる
ので、しきい値制御のためのポロンのイオン注入を１回
行なうだけで、島状領域４の表面付近の他に前記結晶性
が悪化された部位にポロンの不純物濃度を部分的に高め
ることができ、シリコン層全体（島状領域４全体）の濃
度が高くなるのを防止できる。
このように、サファイア基板１とシリコン層の界面近傍
にポロンイオン注入による不純物濃度の−一り値が得ら
れることによυ、該界面の固定チャージによるシリコン
層の反転を防止でき、チャンネル領域のパックチャンネ
ル電流の発生を防止できる。また、シリコン層のチャン
ネル領域中間にも、同様にポロンイオン注入による不純
物のピーク値が得られるため、ドレイン電圧を印加した
際に生じる空乏層の存在範囲に高Ｃ浪度層を形成でき、
パンチスルー耐圧を向上できる。したかつて、シリコン
層濃度の上昇によるＳＯ８特有のキンク現象を防止しつ
つ、チャンネル長のショート化によるパックチャンネル
電流の発生を防止し、ノヤンチスルー耐圧を向上でき、
更にしきい値電圧の制御を容易にできるため、高信頼性
、高速動作性及び高集積屓のＭＯＳトランノスタを得る
ことができる。
にポロンイオン注入による不純物濃度の−一り値が得ら
れることによυ、該界面の固定チャージによるシリコン
層の反転を防止でき、チャンネル領域のパックチャンネ
ル電流の発生を防止できる。また、シリコン層のチャン
ネル領域中間にも、同様にポロンイオン注入による不純
物のピーク値が得られるため、ドレイン電圧を印加した
際に生じる空乏層の存在範囲に高Ｃ浪度層を形成でき、
パンチスルー耐圧を向上できる。したかつて、シリコン
層濃度の上昇によるＳＯ８特有のキンク現象を防止しつ
つ、チャンネル長のショート化によるパックチャンネル
電流の発生を防止し、ノヤンチスルー耐圧を向上でき、
更にしきい値電圧の制御を容易にできるため、高信頼性
、高速動作性及び高集積屓のＭＯＳトランノスタを得る
ことができる。
なお、上記実施例では絶縁基板としてサファイアを用い
たが、これに限定されず、例えばスピネル、５ｉ０２等
の絶縁基板、或いは５ｉ０２−多結晶シリコンなどの多
層構造の絶縁基板を用いてもよい。
たが、これに限定されず、例えばスピネル、５ｉ０２等
の絶縁基板、或いは５ｉ０２−多結晶シリコンなどの多
層構造の絶縁基板を用いてもよい。
本発明はｎチャンネルＭＯＳ ）ランジスクの製造のみ
に限らず、ｐチャンネルＭＯ８ｌ−ランジスタ、相補型
ＭＯＳ ）ラン・ノスタの製造等にも同様に適用できる
。
に限らず、ｐチャンネルＭＯ８ｌ−ランジスタ、相補型
ＭＯＳ ）ラン・ノスタの製造等にも同様に適用できる
。
以上詳述した如く、本発明によれば素子の微細化、特に
チャンネル領域のンヨート化に伴なうパックチャンネル
電流の発生を防止し、かつパンチスルー耐圧を向上し、
更にしきい値の制御を容易にした高信頼性、高速動作化
、高集積度を達成したＭＯＳ トランジスタ等の半導体
装置を簡単に製造し得る方法を提供できるっ
チャンネル領域のンヨート化に伴なうパックチャンネル
電流の発生を防止し、かつパンチスルー耐圧を向上し、
更にしきい値の制御を容易にした高信頼性、高速動作化
、高集積度を達成したＭＯＳ トランジスタ等の半導体
装置を簡単に製造し得る方法を提供できるっ
第１図〜第６図は本発明の実施例におけるｎ−チャンネ
ルＭＯ８）ランノスタの製造工程を示す断面図である。 １・・・サファイア基板、２・・・シリコン層、３・フ
ィールド酸化膜、４・・・島状領域、９・・・ｒ−１酸
化膜、１Ｏ・・・ｒ−）電極、１１・・・ｎ＋＋ソース
領域、１２・・・ｎ＋型トドレイン領域１（ｒ、１７・
・Ａｔ配線。 出願人代理人 弁理士 鈴 江 武 彦第１図
ルＭＯ８）ランノスタの製造工程を示す断面図である。 １・・・サファイア基板、２・・・シリコン層、３・フ
ィールド酸化膜、４・・・島状領域、９・・・ｒ−１酸
化膜、１Ｏ・・・ｒ−）電極、１１・・・ｎ＋＋ソース
領域、１２・・・ｎ＋型トドレイン領域１（ｒ、１７・
・Ａｔ配線。 出願人代理人 弁理士 鈴 江 武 彦第１図
Claims (1)
- 絶縁基板上の半導体−に素子分離領域を形成する工程と
、素子分離領域で分離された半導体層の島状領域表面に
絶縁膜を形成する工程と、前記島状領域のチャンネル領
域予定部にシリコン全選定的にイオン注入する工程と、
同チャンネル領域予定部に導電性を与える不純物をイオ
ン注入する工程とを具備したことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23684883A JPS60128668A (ja) | 1983-12-15 | 1983-12-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23684883A JPS60128668A (ja) | 1983-12-15 | 1983-12-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60128668A true JPS60128668A (ja) | 1985-07-09 |
Family
ID=17006688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23684883A Pending JPS60128668A (ja) | 1983-12-15 | 1983-12-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60128668A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5156990A (en) * | 1986-07-23 | 1992-10-20 | Texas Instruments Incorporated | Floating-gate memory cell with tailored doping profile |
| US5397718A (en) * | 1992-02-21 | 1995-03-14 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing thin film transistor |
| JPH08204204A (ja) * | 1995-01-03 | 1996-08-09 | Lg Semicon Co Ltd | 薄膜トランジスタの製造方法 |
| WO1998047171A1 (en) * | 1997-04-11 | 1998-10-22 | Advanced Micro Devices, Inc. | Method of controlling dopant concentrations by implanting gettering atoms |
| EP1035567A2 (en) * | 1999-03-12 | 2000-09-13 | Lucent Technologies Inc. | A process for fabricating a device with shallow junctions |
-
1983
- 1983-12-15 JP JP23684883A patent/JPS60128668A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5156990A (en) * | 1986-07-23 | 1992-10-20 | Texas Instruments Incorporated | Floating-gate memory cell with tailored doping profile |
| US5397718A (en) * | 1992-02-21 | 1995-03-14 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing thin film transistor |
| JPH08204204A (ja) * | 1995-01-03 | 1996-08-09 | Lg Semicon Co Ltd | 薄膜トランジスタの製造方法 |
| WO1998047171A1 (en) * | 1997-04-11 | 1998-10-22 | Advanced Micro Devices, Inc. | Method of controlling dopant concentrations by implanting gettering atoms |
| US5976956A (en) * | 1997-04-11 | 1999-11-02 | Advanced Micro Devices, Inc. | Method of controlling dopant concentrations using transient-enhanced diffusion prior to gate formation in a device |
| EP1035567A2 (en) * | 1999-03-12 | 2000-09-13 | Lucent Technologies Inc. | A process for fabricating a device with shallow junctions |
| EP1035567A3 (en) * | 1999-03-12 | 2001-01-24 | Lucent Technologies Inc. | A process for fabricating a device with shallow junctions |
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