JPH021173A - Ｍｉｓ電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 高集積化あるいは高速化を必要とする半導体回路回路に
用いて有効なＭＩＳ電界効果トランジスタに関し、 ソースおよびドレイン領域の接合容量を増大させること
なくかつ接合耐圧を維持したまま、基板内部を流れるパ
ンチ・スルー電流を低減化し、微細化しても特性劣化の
少ないＬＤＤ構造のＭＩＳ電界効果トランジスタを得る
ことを目的とし、半導体基板上にゲート絶縁膜を介して
形成され且つ側面が絶縁膜でおおわれたゲート電極と、
前記半導体基板表面に形成されチャネル側先端が前記絶
縁膜の下方にあり該半導体基板とは反対導電型である不
純物拡散領域からなるソース領域およびドレイン領域と
、 前記半導体基板の中に形成され前記ゲート電極の下方で
前記ソース領域とドレイン領域との間に位置し、かつ、
該ソース領域とドレイン領域に接触しないように形成さ
れ、前記半導体基板と同一導電型でありかつ該半導体基
板より高濃度である不純物拡散領域と、 を備えてなることを特徴とするＭＩＳ電界効果トランリ
スタ。

〔産業上の利用分野］ 本発明は、高集積化あるいは高速化を必要とするメモリ
やロジックなどの半導体集積回路（ＩＣ）に用いて有効
なＭＩＳ電界効果トランジスタに関する。

近年、ＩＣの高集積化・高密度化に伴って、その構成要
素たるＭＩＳ電界効果トランジスタの微細化が進められ
、現在そのゲート長が０．５μｍ以下のものが試作され
るに至っている。ところがこのようにゲート長が短縮さ
れても、電源電圧は依然として５■が標準として用いら
れている。このため、ＭＩＳ電界効果トランジスタの微
細化とともにそのソースおよびトレイン間にパンチスル
ー電流が流れやすくなり、その特性が悪化するという問
題が生じてきた。

かかる問題を解消する一手段としてＬＤＤ　（ｌ　ｉｇ
ｈＬｌｙ　ｄｏｐｅｄ　ｄｒａｉｎ）構造が採用されて
いる。

〔従来の技術〕 第３図は、通常のＬＤＤ構造をもつｎチャネルＭＩＳ電
界効果トラン・リスタにおけるパンチ・スルー電流経路
を示す図である。

図において、ｌｏｔはＰ型シリコン基板、　１０６は二
酸化シリコン（ＳｉＯｚ）からなるゲート絶縁膜。

１０７は多結晶シリコンからなるゲート電極、１０８は
ｎ−型ソース領域、１０９はｎ−型ドレイン領域。

１１０は二酸化シリコンからなるサイド・ウオールと呼
ばれる絶縁膜、１１２はｎ十型ソース領域。

１１３はｎ十型トレイン領域をそれぞれ示している。

一般に、ＬＤＤ構造は、特にドレイン領域に適用して有
効なものであって図示したようにチャネル領域側に低濃
度不純物拡散領域を形成し、チャネル領域への空乏層の
拡がりを抑制することにより、ソースおよびドレイン間
に図中■１で示した経路でチャネル近傍にパンチ・スル
ー電流が流れるのを防止し耐圧を向上させるものである
。

現在、この第３図に示したＬＤＤ構造のＭＩＳ電界効果
トランジスタではそのゲート長が１μｍ程度以上であれ
ば５■の電源電圧に対しても十分なソース・ドレイン間
耐圧が得られることが知られて・いる。

しかし、ゲート長が１μｍをきるようなサブミクロンオ
ーダーになると、第３図の■２で示したように基板内部
を通ってパンチ、・スルー電流が流れるようになるので
、この構造で５■程度の電源電圧下で十分な耐圧が得ら
れしかもサブミクロンオーダーのゲート長をもつ微細な
ＭＩＳ電界効果トランジスタを作るのは困難であった。

そこで、基板内部を通ってパンチ・スルー電流が流れる
のを防止すべく第４図に示す構造のＭＩＳ電界効果トラ
ンジスタが提案されている。

なお第４図において、先に説明した第３図と同一もしく
は相当する部位には同一番号を附しである。この構造で
は、チャネルの下方に半導体基板と同一導電型の高濃度
不純物拡散層１０４が全面に設けられているので基板内
部方向への空乏層の拡がりがおさえられ、その結果基板
内部を通ってパンチ・スルー電流が流れるのを防ぐこと
ができる。

〔発明が解決しようとする課題〕

前記の第４図の構造を採用すると、たしかにパンチ・ス
ルー電流は流れにくくなるのであるが、高濃度の不純物
拡散領域１０４がこれとは反対導電型の高濃度のソース
領域１１２およびドレイン領域１１３に接触しているの
で、これらのＰＮ接合界面における接合容量の増大と接
合耐圧の低下がおこる。

容量の増大はＭＩＳ電界効果トランジスタの高速化を妨
げるように働くので、結果としてこの構造では高集積化
や高速化すべく半導体素子を微細化してもその性能はあ
まり向上しないという問題点があった。

本発明は、かかる従来のＭＩＳ電界効果トランジスタの
問題点を解決すべく創作されたもので、容量を増大させ
ることなくかつ接合耐圧をも低下させることなく基板内
部を通して流れるパンチ・スルー電流を抑制し、より一
層の微細化および高性能化が可能なＭｉｓ電界効果トラ
ンジスタを提供することをその目的とする。

Ｃ課題を解決するための手段〕 その目的は、ＬＤＤ構造のＭＩＳ電界効果トランジスタ
において、チャネル領域の下の半導体基板のソース領域
とトルイン領域との間の位置に半導体基板と同一導電型
の高濃度不純物拡散領域を前記ソース領域およびトレイ
ン領域に接触することがないように設けることにより達
成される。

〔作用］ 第１図は、本発明の詳細な説明するための図で本発明に
係るｎチャネルＭＩＳ電界効果トランジスタの要部断面
を模式的に示したものである。

図において、ｌはｐ型シリコン基板、４はｐ＋＋高濃度
不純物拡散領域、６はゲート絶縁膜、７はゲート電極、
８はｎ−型ソース領域、９はｎ−型ドレイン領域、１０
はサイド・ウオール、１２はｎ十型ソース領域、　１３
はｎ＋＋ドレイン領域をそれぞれ示している。

この本発明のＭＩＳ電界効果トランジスタにおいては、
パンチ・スルー防止のための高濃度不純物拡１ｆｋ領域
４がチャネルの下方の半導体基板中にソース領域８，１
２およびドレイン領域９，１３に接触しないように設け
られている。従って、高濃度不純物拡散領域４を設けて
もその結果ソースやドレインの接合容量が増大したり、
接合耐圧が低下することはない。

従って、接合容量を増大させずかつ接合耐圧を維持した
まま基板内部を通してのパンチ・スルーを抑制すること
ができ、半導体装置のより一層の微細化と高性能化を実
現することが可能となる。

〔実施例〕

第２図（ａ）〜色）は、本発明の一実施例のｎチャネル
ＭＯ５ｌ−ランリスタの製造工程を示す図で、以下これ
らの図を参照しつつ詳しく説明する。

第２図（ａ）参照 （１）たとえば窒化シリコン（ＳｉＪ４）膜などをマス
クとする選択熱酸化法を適用して面方位（１００）のＰ
型シリコン基板ｌに二酸化シリコン（ＳｉＯ２）からな
るフィード絶縁膜（図示せず）を形成する。

（２）前記ＳｉＪ＜膜などを除去してｐ型シリコン基板
１の素子形成領域を表出させ、ここに熱酸化法を適用し
て厚さが２００〜５００人程度のＳｉ程度からなる表面
保護膜２を形成する。

（３）　　この上にフォトレジストを塗付してフォトレ
ジスト膜を形成した後、フォトリソグラフィの手法でゲ
ート電極を形成すべき部分に相当するフォトレジストを
除去して開口し、レジストマスク３を形成する。

第２図（ｂ）参照 （４）ｐ型不純物である硼素を加速エネルギー１００〜
２００ＫｅＶで１０１１０ｌ２”程度イオン注入してＰ
＋型型部濃度不純物拡散領域４形成する。

第２図（Ｃ）参照 （５）　　レジストマスク３を除去した後、全面に硼素
を加速エネルギー３０〜５０ＫｅＶで１０”ｃｍ−”程
度イオン注入して、半導体基Ｆｉ１の表面近傍にｐ型拡
散層５を形成する。なお、このイオン注入はＭＯＳトラ
ンジスタの闇値電圧を調整するためのものである。

なお、ここまでの工程は、表面保護膜２を形成した後、
まず全面に上記（５）の条件でイオン注入し、しかる後
前記（３）（４）の手順に従って高濃度不純物拡散領域
４を形成するようにしてもよい。

第２図（ｄ）参照 （６）弗酸を用いてエツチングして表面保護膜２を除去
した後、あらためて熱酸化法を適用して厚さ１００〜２
００人のゲート酸化膜を形成する。

このあと、この上に化学気相成長（ｃｈｅｎｉｃａｌｖ
ａｐｏｒ　　ｄｅｐｏｓｉ　ｔｉｏｎ　　；　ＣＶＤ　
）法によって、厚さが例えば４０００人程度０多結晶シ
リコン膜を成長させる。

この多結晶シリコン膜には、あらかじめ成長過程で不純
物を含有するようにしても良いし、成長が終了したあと
で不純物をイオン注入してもよい。

（７）通常のフォトリソグラフィおよびエツチングの技
術を適用して、ゲート電極７を形成する。

なお、このとき、先に（４）の工程で形成されたｐ＋＋
高濃度不純物拡散領域のちょうど上にあたる位置に、ゲ
ート電極７が形成されるようにする。

第２図（ｅ）参照 （８）ｎ型不純物であるリンをゲート電極７をマスクと
して加速電圧４０〜６０ＫｅＶで１０”ｃｍ−”程度イ
オン注入してｎ−型ソース領域８およびｎ−型ドレイン
領域９となるべきｎ−型拡散層を形成する。

第２図（ｆ）参照 （９）　　ＣＶＤ法によって、全面にＳｉＯ□膜を厚さ
たとえば２０００〜３０００人堆積した後、異方性ドラ
イエツチングすることにより、ゲート電極７の側面にＳ
ｉＯ□からなるサイド・ウオールを形成する。

第２図（６）参照 ００）熱酸化法を適用してｐ型半導体基板１の表面のｎ
−型拡散層の表面およびゲート電極７の表面に厚さ１５
０人程０のＳｉｎｇから成る表面保護兼絶縁膜を形成し
た後、ｎ型不純物である砒素を加速電圧４０〜６０Ｋｅ
Ｖで１Ｑ１４．、ＩＱＩｓｃｍ−４程度のドーズ量にイ
オン注入し、ＲＴＡ　（ｒａｐｉｄ　　ｔｈｅｒｍａｌ
　　ａｎｎｅａ　−Ｉ　ｉｎｇ）法を適用するなどして
イオン注入した不純物の活性化を行ってｎ十型ソース領
域１２およびｎ十型ドレイン領域１３を形成する。

第２図山）参照 （１１）　　このあと、リンケイ酸ガラス（ＰＳＧ）な
どの層間絶縁膜１４を被着形成し、ついで電極コンタク
ト窓の形成、アルミニウム合金などをスパッタするなど
した後これを通常のフォトリソグラフィとエンチングの
技術によってバターニングしてソース引出電極１５．ゲ
ート引出電極１６．　　ドレイン引出電極１７を形成す
る工程をへて、ｎチャネルＭＯＳトランジスタを完成さ
せる。

なお、θωの工程では、あらかじめ表面保護膜兼絶縁膜
を形成してから砒素をイオン注入しているが、（９）の
サイドウオールの形成のあとまず砒素をイオン注入し、
ついで酸化性雰囲気中で熱処理して砒素イオンの活性化
と表面保護膜兼絶縁膜の形成を同時に行うようにするこ
ともできる。又、（４）の工程で用いるレジストマスク
３のパターンはゲート電極の下方にイオン注入できるも
のであればよいが、０ωの工程で形成されるｎ十型ソー
ス領域１２およびｎ十型ドレイン領域と重なりあわない
ようなパターンであることが好ましい。

なお、以上ｎチャネルＭＯ５ｌ−ランリスタを作る場合
について説明したが、前記説明中ｆｉ−’）ｐ、ｐ→ｎ
とし適当な不純物を用いさえすれば、ＰチャネルＭＯ５
）ランリスタが形成できることは、あらためて言うまで
もない。

〔発明の効果〕

以上説明したように、本発明によれば、チャネルの下方
の半導体基板の中の、ソース領域とドレイン領域の中間
の位置に、パンチ・スルー防止用の該基板と同一導電型
の高濃度不純物拡散領域が設けられているので、ソース
およびドレインの接合容量を増大させることなく接合耐
圧も維持されたままソースおよびドレイン間のパンチ・
スルー電流を少くすることができるので、ＭＩＳ電界効
果トランジスタをより一層微細化・高性能化でき、ひい
ては、半導体集積回路の高集積化・高密度化がはかれる
という効果がある。

【図面の簡単な説明】

第１図は、本発明の詳細な説明するための図、第２図は
、本発明の一実施例の製造工程を示す図、第３図は、従
来のＬＤＤ構造構造型Ｓ電界効果トランジスタンチスル
ー電流の経路を示す図、第４図は、従来のパンチ・スル
ー電流の低減化をはかったＬＤＤ構造構造型Ｓ電界効果
トランジスタす図である。 図、において、 ｔ、ｔｏｔはｐ型シリコン基板、２は表面保護膜、３は
レジストマスク、４，１０４はｐ十型高濃度不純物拡散
領域（層）　、５．１０５はｐ型拡散層、６．１０６は
ゲート絶縁膜、７，１０７はゲート電極、８，１０８は
ｎ−型ソース領域、９．１０９はｎ−型ドレイン領域、
１０、１１０はサイド・ウオール、１１は表面保護兼絶
縁膜、１２．１１２はｎ十型ソース領域、１３，１１３
はｎ十型ドレイン領域、１４は層間絶縁膜、１５はソー
ス引出電極、１６はゲート引出電極、１７はドレイン引
出電極、をそれぞれ示している。 本発明の廃Ｔ’！！！説明１ろハめの口筒 口 ￥ 図 ４Ｐ↑￥品ＪＬ汽不統物夙Ｉｌｌ域 ヰ 本発明の一実施１クリの製造ｌ程Ｅ示１図本発明の−Ｔ
兇イ刈の製ＬＬ程Ｆ示す口筒 図 穿 図 丁Ｏ５ Ｐ蟹ｔム荊層 従来のパンチスルー＠〕糺賎減氾と１コ０１・ｒ；ＬＤ
Ｄ槙五Ａ／ＩＩｓ電界効果トウンン”スタ包示１口筒 図

Claims (1)

1. 【特許請求の範囲】 半導体基板上にゲート絶縁膜を介して形成されかつ側面
   が絶縁膜でおおわれたゲート電極と、前記半導体基板表
   面に形成されチャネル側の先端が前記絶縁膜の下方にあ
   り該半導体基板とは反対導電型である不純物拡散領域か
   らなるソース領域およびドレイン領域と、 前記半導体基板の中に形成され、前記ゲート電極の下方
   で前記ソース領域とドレイン領域の間に位置しかつ該ソ
   ース領域とドレイン領域に接触しないように設けられ、
   前記半導体基板と同一導電型でありかつ該半導体基板よ
   り高濃度である不純物拡散領域とを備えてなることを特
   徴とするＭＩＳ電界効果トランジスタ。