JPH11238874A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH11238874A JPH11238874A JP3685498A JP3685498A JPH11238874A JP H11238874 A JPH11238874 A JP H11238874A JP 3685498 A JP3685498 A JP 3685498A JP 3685498 A JP3685498 A JP 3685498A JP H11238874 A JPH11238874 A JP H11238874A
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Abstract
(57)【要約】
【構成】 半導体基板表面１２に形成した窒化膜４４に
開口４８を形成し、開口４８を介して基板表面に不純物
を導入する。開口４８を埋め込むように窒化膜上に電極
材料層５２を形成し、これを窒化膜４４が露出するよう
にエッチバックする。窒化膜４４を除去することによ
り、電極材料から成るゲート電極２４を形成し、基板表
面にゲート電極２４をマスクに不純物を導入してソース
およびドレイン領域２６を形成する。 【効果】 ゲート電極２４に対して自己整合的に形成さ
れたゲート拡散領域３０を有する半導体装置が得られ
る。パンチスルーが有効に防止される。
開口４８を形成し、開口４８を介して基板表面に不純物
を導入する。開口４８を埋め込むように窒化膜上に電極
材料層５２を形成し、これを窒化膜４４が露出するよう
にエッチバックする。窒化膜４４を除去することによ
り、電極材料から成るゲート電極２４を形成し、基板表
面にゲート電極２４をマスクに不純物を導入してソース
およびドレイン領域２６を形成する。 【効果】 ゲート電極２４に対して自己整合的に形成さ
れたゲート拡散領域３０を有する半導体装置が得られ
る。パンチスルーが有効に防止される。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路の製造
方法に関し、特に、ゲート電極下の基板不純物濃度の適
正化を図ったＭＯＳ型半導体集積回路装置の製造方法に
関する。
方法に関し、特に、ゲート電極下の基板不純物濃度の適
正化を図ったＭＯＳ型半導体集積回路装置の製造方法に
関する。
【０００２】
【従来の技術】半導体技術の進展に伴い、チップ上に形
成されるトランジスタ等の素子サイズは年々微細化の途
にある。回路素子や線幅の微細化により、チップに形成
される素子数は一層増大可能となり、１チップの果たす
機能はより高度化している。他方、素子の微細化によ
り、たとえば、ＭＯＳ技術における、ゲート長の短縮化
に起因する短チャネル効果もより深刻化している。微細
回路素子においては、とりわけ、ソース、ドレイン間で
の空乏領域の近接により生じるパンチスルーの問題に対
して十分な対策が望まれる。
成されるトランジスタ等の素子サイズは年々微細化の途
にある。回路素子や線幅の微細化により、チップに形成
される素子数は一層増大可能となり、１チップの果たす
機能はより高度化している。他方、素子の微細化によ
り、たとえば、ＭＯＳ技術における、ゲート長の短縮化
に起因する短チャネル効果もより深刻化している。微細
回路素子においては、とりわけ、ソース、ドレイン間で
の空乏領域の近接により生じるパンチスルーの問題に対
して十分な対策が望まれる。
【０００３】従来、パンチスルー発生抑制のために、ゲ
ート下のチャネル領域の不純物濃度を制御する種々の方
法が知られている。たとえば、基板上での素子形成に先
立って素子形成領域全面にチャネルドーパントとしての
不純物を導入したり、または、対象ウエルの不純物濃度
をパンチスルーを抑制し得るような値に制御する方法が
採られている。また、場合によっては、ゲート電極を形
成した後に、不純物イオンをゲート下領域に向けて斜方
注入する方法も行われている。
ート下のチャネル領域の不純物濃度を制御する種々の方
法が知られている。たとえば、基板上での素子形成に先
立って素子形成領域全面にチャネルドーパントとしての
不純物を導入したり、または、対象ウエルの不純物濃度
をパンチスルーを抑制し得るような値に制御する方法が
採られている。また、場合によっては、ゲート電極を形
成した後に、不純物イオンをゲート下領域に向けて斜方
注入する方法も行われている。
【０００４】しかし、これらの方法では、ソースやドレ
イン領域の下部に対しても不純物が導入されるため、ソ
ース、ドレイン間の寄生容量の増大が招かれることにな
る。このようなソース、ドレイン寄生容量の増大は、ス
イッチング速度の低下や消費電力の増大等、素子や回路
特性に悪影響を及ぼす可能性が大きいため、その防止ま
たは抑制が望まれている。
イン領域の下部に対しても不純物が導入されるため、ソ
ース、ドレイン間の寄生容量の増大が招かれることにな
る。このようなソース、ドレイン寄生容量の増大は、ス
イッチング速度の低下や消費電力の増大等、素子や回路
特性に悪影響を及ぼす可能性が大きいため、その防止ま
たは抑制が望まれている。
【０００５】他方、フォトリソグラフィ技術により、ゲ
ート領域上に塗布形成したフォトレジスト等のパターン
開口窓を介して不純物をイオン注入および熱拡散するこ
とにより、ゲート電極下の不純物濃度を調整する方法も
知られている。しかし、この方法によっても、マスク位
置のずれ等により、ゲート位置に対するずれを生じるお
それが大きい。特に、微細化された集積回路等において
は、微少な位置ずれであっても、回路または素子の特性
に対して増幅的に影響が及ぶ問題がある。
ート領域上に塗布形成したフォトレジスト等のパターン
開口窓を介して不純物をイオン注入および熱拡散するこ
とにより、ゲート電極下の不純物濃度を調整する方法も
知られている。しかし、この方法によっても、マスク位
置のずれ等により、ゲート位置に対するずれを生じるお
それが大きい。特に、微細化された集積回路等において
は、微少な位置ずれであっても、回路または素子の特性
に対して増幅的に影響が及ぶ問題がある。
【０００６】
【発明が解決しようとする課題】このように、従来の方
法によるゲート電極下領域への不純物の導入には、ソー
ス、ドレイン間の寄生容量の不要な増大やゲート電極位
置からの位置ずれの問題が存在していた。これらの問題
は集積回路装置の微細化の進展に伴ってより支配的にな
っている。
法によるゲート電極下領域への不純物の導入には、ソー
ス、ドレイン間の寄生容量の不要な増大やゲート電極位
置からの位置ずれの問題が存在していた。これらの問題
は集積回路装置の微細化の進展に伴ってより支配的にな
っている。
【０００７】それゆえに、この発明の目的は、基板のゲ
ート電極下の基板領域へゲート電極に対して自己整合的
に不純物の導入が可能な半導体集積回路装置の製造方法
を提供することにある。
ート電極下の基板領域へゲート電極に対して自己整合的
に不純物の導入が可能な半導体集積回路装置の製造方法
を提供することにある。
【０００８】
【課題を解決するための手段】この発明は、半導体基板
表面に適正に制御された不純物拡散領域を有する半導体
集積回路装置の製造方法であって、(a) 半導体基板表面
に窒化膜を形成し、(b) 窒化膜に開口を形成し、(c) 開
口を介して基板表面に不純物を導入し、(d) 開口を埋め
込むように窒化膜上に電極材料層を形成し、(e) 電極材
料層を窒化膜が露出するようにエッチバックし、(f) 窒
化膜を除去することにより電極形成材料から成るゲート
電極を形成し、その後(g) 基板表面にゲート電極をマス
クとして不純物を導入してソースおよびドレイン領域を
形成する、半導体集積回路装置の製造方法である。
表面に適正に制御された不純物拡散領域を有する半導体
集積回路装置の製造方法であって、(a) 半導体基板表面
に窒化膜を形成し、(b) 窒化膜に開口を形成し、(c) 開
口を介して基板表面に不純物を導入し、(d) 開口を埋め
込むように窒化膜上に電極材料層を形成し、(e) 電極材
料層を窒化膜が露出するようにエッチバックし、(f) 窒
化膜を除去することにより電極形成材料から成るゲート
電極を形成し、その後(g) 基板表面にゲート電極をマス
クとして不純物を導入してソースおよびドレイン領域を
形成する、半導体集積回路装置の製造方法である。
【０００９】
【作用】上記のように、ゲート電極下の不純物（チャネ
ルドープ）領域とゲート電極とが、窒化膜に形成した開
口を介して基板表面に不純物を注入し、開口を埋め込む
ように窒化膜上に電極材料層を形成後、窒化膜が露出す
るまでエッチバックし、ついで、窒化膜を除去すること
により自己整合的に形成される。そのため、ソース／ド
レイン領域へのゲート下不純物（チャネルドーパント）
の不要な導入がなく、ソース／ドレイン間の寄生容量の
増大は抑制される。同時に、開口を介したゲート下領域
への適正量の不純物導入により、微細化された回路また
は素子を形成する場合であっても、パンチスルーの発生
が有効に防止または抑制される。
ルドープ）領域とゲート電極とが、窒化膜に形成した開
口を介して基板表面に不純物を注入し、開口を埋め込む
ように窒化膜上に電極材料層を形成後、窒化膜が露出す
るまでエッチバックし、ついで、窒化膜を除去すること
により自己整合的に形成される。そのため、ソース／ド
レイン領域へのゲート下不純物（チャネルドーパント）
の不要な導入がなく、ソース／ドレイン間の寄生容量の
増大は抑制される。同時に、開口を介したゲート下領域
への適正量の不純物導入により、微細化された回路また
は素子を形成する場合であっても、パンチスルーの発生
が有効に防止または抑制される。
【００１０】
【発明の効果】この発明によれば、ゲート下不純物領域
とゲート電極が自己整合的に形成されるので、ソース／
ドレイン間の寄生容量の増大は抑制され、同時に、パン
チスルーの発生が有効に防止・抑制される。この発明の
上述の目的，その他の目的，特徴および利点は、図面を
参照して行う以下の実施例の詳細な説明から一層明らか
となろう。
とゲート電極が自己整合的に形成されるので、ソース／
ドレイン間の寄生容量の増大は抑制され、同時に、パン
チスルーの発生が有効に防止・抑制される。この発明の
上述の目的，その他の目的，特徴および利点は、図面を
参照して行う以下の実施例の詳細な説明から一層明らか
となろう。
【００１１】
【実施例】図１に、この発明の製造方法にしたがって形
成された半導体集積回路装置の要部断面を示す。半導体
集積回路装置１０は一導電型、たとえばｐ型、の半導体
基板１２を含む。基板１２の表面は、ＳｉＯ2 からなる
素子分離領域１４が形成され、この素子分離領域１４に
包囲された基板表面部分が回路素子形成のための活性領
域として付与される。基板活性領域には、この実施例で
説明がされるｎ型MOSFET２０が設けられている。このMO
SFET２０は基板表面に形成されたゲート酸化膜２２を介
して多結晶シリコンにより形成されたゲート電極２４を
有している。基板表面のゲート電極２４のそれぞれの側
には、基板と反対の導電型、たとえばｎ型、のソースお
よびドレイン拡散領域２６，２６がそれぞれ形成されて
いる。この実施例のMOSFET２０はＬＤＤ構造からなり、
ゲート電極２４の側壁にＳｉＯ 2 からなるサイドウォー
ルスペーサ２８，２８を有すると共に、ソースおよびド
レイン領域２６，２６はこのサイドウォールスペーサ２
８，２８の下で低不純物濃度の張出し部分２６ａ，２６
ａをそれぞれ有している。
成された半導体集積回路装置の要部断面を示す。半導体
集積回路装置１０は一導電型、たとえばｐ型、の半導体
基板１２を含む。基板１２の表面は、ＳｉＯ2 からなる
素子分離領域１４が形成され、この素子分離領域１４に
包囲された基板表面部分が回路素子形成のための活性領
域として付与される。基板活性領域には、この実施例で
説明がされるｎ型MOSFET２０が設けられている。このMO
SFET２０は基板表面に形成されたゲート酸化膜２２を介
して多結晶シリコンにより形成されたゲート電極２４を
有している。基板表面のゲート電極２４のそれぞれの側
には、基板と反対の導電型、たとえばｎ型、のソースお
よびドレイン拡散領域２６，２６がそれぞれ形成されて
いる。この実施例のMOSFET２０はＬＤＤ構造からなり、
ゲート電極２４の側壁にＳｉＯ 2 からなるサイドウォー
ルスペーサ２８，２８を有すると共に、ソースおよびド
レイン領域２６，２６はこのサイドウォールスペーサ２
８，２８の下で低不純物濃度の張出し部分２６ａ，２６
ａをそれぞれ有している。
【００１２】ゲート電極直下の基板表面部分（チャネル
領域）には、パンチスルー発生の抑制の目的で、基板１
２と同一導電型であるがこれより若干不純物濃度の高い
ゲート拡散領域３０が形成されている。このゲート拡散
領域３０は、後述の工程説明で明らかにされるのだが、
ゲート電極２４に対して自己整合的な位置関係で設けら
れる。いい方をかえれば、ゲート電極２４はゲート拡散
領域３０に対して自己整合的な位置に埋込み状に形成さ
れていることに特徴がある。
領域）には、パンチスルー発生の抑制の目的で、基板１
２と同一導電型であるがこれより若干不純物濃度の高い
ゲート拡散領域３０が形成されている。このゲート拡散
領域３０は、後述の工程説明で明らかにされるのだが、
ゲート電極２４に対して自己整合的な位置関係で設けら
れる。いい方をかえれば、ゲート電極２４はゲート拡散
領域３０に対して自己整合的な位置に埋込み状に形成さ
れていることに特徴がある。
【００１３】このような構造のMOSFET２０は、基板上
に、必要な絶縁膜１６や、電極等に接続された配線１
８、表面ガラス保護膜４０等が、一般的な半導体または
集積回路技術にしたがって設けられている。以下に、こ
の発明にしたがった半導体集積回路装置の製造方法につ
いて図２および図３にしたがって説明する。
に、必要な絶縁膜１６や、電極等に接続された配線１
８、表面ガラス保護膜４０等が、一般的な半導体または
集積回路技術にしたがって設けられている。以下に、こ
の発明にしたがった半導体集積回路装置の製造方法につ
いて図２および図３にしたがって説明する。
【００１４】まず、図２（ａ）に示すように、一導電
型、たとえばｐ−導電型、のシリコン基板１２を準備
し、その表面に素子分離領域１４，１４を形成する。こ
の素子分離領域１４，１４は、ＭＯＳ構造の場合、一般
的にはLOCOS 技術によるフィールド酸化膜により形成で
きる。ついで、図２（ｂ）に示すように、基板表面に下
地膜としてのパッドＳｉＯ2酸化膜４２を約１００Åの
膜厚に形成する。このパッド酸化膜４２上に、さらに、
Ｓｉ3 Ｎ4 からなる窒化膜４４をＣＶＤ法により約２０
００Åの膜厚になるように堆積する。この窒化膜４４上
に、さらに、フォトレジスト４６を塗布し、マスクを介
したフォトリソ法により、この実施例で形成するＦＥＴ
のゲート領域（チャネル領域）を画定するようにパター
ニングする。すなわち、開口窓４６ａをフォトレジスト
に形成する。ここで、Ｓｉ3 Ｎ4 窒化膜４４は、シリコ
ン基板に対し、外部からの水分やフォトレジスト４６に
よる汚染物質に対して有効なバリヤとして作用する。し
かし、基板表面に直接形成した場合には、加熱時等に基
板に対し不要な応力を及ぼす等の問題があるため、上述
のように、パッド酸化膜４２を介在させて設けられる。
型、たとえばｐ−導電型、のシリコン基板１２を準備
し、その表面に素子分離領域１４，１４を形成する。こ
の素子分離領域１４，１４は、ＭＯＳ構造の場合、一般
的にはLOCOS 技術によるフィールド酸化膜により形成で
きる。ついで、図２（ｂ）に示すように、基板表面に下
地膜としてのパッドＳｉＯ2酸化膜４２を約１００Åの
膜厚に形成する。このパッド酸化膜４２上に、さらに、
Ｓｉ3 Ｎ4 からなる窒化膜４４をＣＶＤ法により約２０
００Åの膜厚になるように堆積する。この窒化膜４４上
に、さらに、フォトレジスト４６を塗布し、マスクを介
したフォトリソ法により、この実施例で形成するＦＥＴ
のゲート領域（チャネル領域）を画定するようにパター
ニングする。すなわち、開口窓４６ａをフォトレジスト
に形成する。ここで、Ｓｉ3 Ｎ4 窒化膜４４は、シリコ
ン基板に対し、外部からの水分やフォトレジスト４６に
よる汚染物質に対して有効なバリヤとして作用する。し
かし、基板表面に直接形成した場合には、加熱時等に基
板に対し不要な応力を及ぼす等の問題があるため、上述
のように、パッド酸化膜４２を介在させて設けられる。
【００１５】ついで、パターニングしたフォトレジスト
４６をマスクとして窒化膜およびパッド酸化膜をそれぞ
れエッチング除去することにより、パッド酸化膜４２お
よび窒化膜４４に開口部４８を設ける（図２（ｃ））。
酸化膜および窒化膜に開口部４８を形成したら、この開
口部４８を介してｐ型の不純物を露出された基板表面に
イオン注入により導入する。注入されたｐ型不純物はそ
の後の加熱処理により拡散されて、ゲート電極直下の基
板表面領域、すなわちチャネル領域、に選択的に拡散領
域（以下、「ゲート拡散領域」と呼ぶ）３０が形成され
る（図２（ｄ）参照）。このゲート拡散領域３０の形成
に使用する不純物としては、硼素イオン（Ｂ+ ）や二フ
ッ化硼素（ＢＦ2 + ）イオン等を使用できる。また、こ
れを用いたイオン注入は、たとえばＢＦ2 + の場合、加
速エネルギー５０ｋｅＶ、およびドーズ量５×１０12cm
-2の条件で実施できる。
４６をマスクとして窒化膜およびパッド酸化膜をそれぞ
れエッチング除去することにより、パッド酸化膜４２お
よび窒化膜４４に開口部４８を設ける（図２（ｃ））。
酸化膜および窒化膜に開口部４８を形成したら、この開
口部４８を介してｐ型の不純物を露出された基板表面に
イオン注入により導入する。注入されたｐ型不純物はそ
の後の加熱処理により拡散されて、ゲート電極直下の基
板表面領域、すなわちチャネル領域、に選択的に拡散領
域（以下、「ゲート拡散領域」と呼ぶ）３０が形成され
る（図２（ｄ）参照）。このゲート拡散領域３０の形成
に使用する不純物としては、硼素イオン（Ｂ+ ）や二フ
ッ化硼素（ＢＦ2 + ）イオン等を使用できる。また、こ
れを用いたイオン注入は、たとえばＢＦ2 + の場合、加
速エネルギー５０ｋｅＶ、およびドーズ量５×１０12cm
-2の条件で実施できる。
【００１６】ついで、上記のように不純物を導入した基
板表面、すなわち開口部４８内の基板露出表面に、図２
（ｄ）に示すように、ＳｉＯ2 によるゲート酸化膜２２
を熱酸化により約５０Åの膜厚に形成後、この開口４８
内を埋めるように窒化膜４４上に電極材料層としての多
結晶シリコン層５２を、たとえば、２５００Åの膜厚に
なるように堆積形成する。この多結晶シリコン層５２の
形成は公知の多結晶シリコンゲート形成技術にしたがっ
て実施できる。
板表面、すなわち開口部４８内の基板露出表面に、図２
（ｄ）に示すように、ＳｉＯ2 によるゲート酸化膜２２
を熱酸化により約５０Åの膜厚に形成後、この開口４８
内を埋めるように窒化膜４４上に電極材料層としての多
結晶シリコン層５２を、たとえば、２５００Åの膜厚に
なるように堆積形成する。この多結晶シリコン層５２の
形成は公知の多結晶シリコンゲート形成技術にしたがっ
て実施できる。
【００１７】このように多結晶シリコン膜５２を形成し
たら、図３（ａ）に示すように、この多結晶シリコン層
５２を下層の窒化膜４４が露出するようにエッチバック
を施し、ついで、窒化膜４４を除去することによりゲー
ト電極部分２４がパターニングされる。このように形成
したゲート電極２４は、上述のゲート拡散領域３０に対
して自己整合的に形成される。逆にいえば、ゲート拡散
領域３０はゲート電極位置に基づいて設けられることに
なるので、これに対する位置ずれが生じるおそれはな
く、また、後に形成するソースおよびドレイン領域に不
要に拡がることもない。
たら、図３（ａ）に示すように、この多結晶シリコン層
５２を下層の窒化膜４４が露出するようにエッチバック
を施し、ついで、窒化膜４４を除去することによりゲー
ト電極部分２４がパターニングされる。このように形成
したゲート電極２４は、上述のゲート拡散領域３０に対
して自己整合的に形成される。逆にいえば、ゲート拡散
領域３０はゲート電極位置に基づいて設けられることに
なるので、これに対する位置ずれが生じるおそれはな
く、また、後に形成するソースおよびドレイン領域に不
要に拡がることもない。
【００１８】この発明の方法にしたがったゲート電極２
４が形成されたら、以降は、通常のＭＯＳＦＥＴ形成技
術にしたがって、ＭＯＳトランジスタ素子および配線等
を形成することができる。すなわち、図３（ｂ）に示す
ように、基板表面のＳｉＯ2 酸化膜４２を除去後、ゲー
ト電極２４をマスクにしてｎ型の不純物、たとえばヒ素
（Ａｓ）をイオン注入しＬＤＤ構造の張出し領域形成の
ための不純物導入を行う。ついで、図３（ｃ）に示すよ
うに、ゲート電極２４を覆うように基板表面に減圧ＣＶ
Ｄ法によりＳｉＯ2 膜５４を堆積形成後、ＲＩＥ等の異
方性エッチングにより、ゲート電極側面にサイドウォー
ルスペーサ２８，２８を形成する。その後、ゲート電極
２４およびサイドウォールスペーサ２８，２８をマスク
にしてｎ型の不純物、たとえばヒ素（Ａｓ）をイオン注
入後、熱拡散処理を施すことにより、ゲート領域に隣接
して張出し領域２６ａ，２６ａが設けられたＬＤＤ構造
のソースおよびドレイン領域２６，２６がそれぞれ設け
られる（図３（ｄ））。
４が形成されたら、以降は、通常のＭＯＳＦＥＴ形成技
術にしたがって、ＭＯＳトランジスタ素子および配線等
を形成することができる。すなわち、図３（ｂ）に示す
ように、基板表面のＳｉＯ2 酸化膜４２を除去後、ゲー
ト電極２４をマスクにしてｎ型の不純物、たとえばヒ素
（Ａｓ）をイオン注入しＬＤＤ構造の張出し領域形成の
ための不純物導入を行う。ついで、図３（ｃ）に示すよ
うに、ゲート電極２４を覆うように基板表面に減圧ＣＶ
Ｄ法によりＳｉＯ2 膜５４を堆積形成後、ＲＩＥ等の異
方性エッチングにより、ゲート電極側面にサイドウォー
ルスペーサ２８，２８を形成する。その後、ゲート電極
２４およびサイドウォールスペーサ２８，２８をマスク
にしてｎ型の不純物、たとえばヒ素（Ａｓ）をイオン注
入後、熱拡散処理を施すことにより、ゲート領域に隣接
して張出し領域２６ａ，２６ａが設けられたＬＤＤ構造
のソースおよびドレイン領域２６，２６がそれぞれ設け
られる（図３（ｄ））。
【００１９】これらの工程の後、または並行して、必要
な、表面絶縁膜、配線、保護膜等を公知の技術にしたが
い形成することにより、この発明にしたがった半導体集
積回路装置が得られる。つぎに、この発明の別の実施例
にしたがった製造方法について図４および図５を参照し
ながら説明する。
な、表面絶縁膜、配線、保護膜等を公知の技術にしたが
い形成することにより、この発明にしたがった半導体集
積回路装置が得られる。つぎに、この発明の別の実施例
にしたがった製造方法について図４および図５を参照し
ながら説明する。
【００２０】図４（ａ）に示すように、前述の実施例と
同様に、半導体基板１２上に形成したパッド酸化膜４２
および窒化膜４４に開口部４８を設ける。ついで、図４
（ｂ）に示すように、開口部４８を含む基板の表面全面
にＣＶＤ法によりＳｉＯ2 からなる酸化膜５６を堆積形
成する。この場合、酸化膜に代えて、窒化膜（Ｓｉ3Ｎ
4 ）を堆積させてもよい。この堆積した酸化膜５６を、
ＲＩＥ法等の異方性エッチングを用いてエッチバックす
ることにより、図４（ｃ）に示すように、開口部４８の
内壁にサイドウォール５８を形成する。
同様に、半導体基板１２上に形成したパッド酸化膜４２
および窒化膜４４に開口部４８を設ける。ついで、図４
（ｂ）に示すように、開口部４８を含む基板の表面全面
にＣＶＤ法によりＳｉＯ2 からなる酸化膜５６を堆積形
成する。この場合、酸化膜に代えて、窒化膜（Ｓｉ3Ｎ
4 ）を堆積させてもよい。この堆積した酸化膜５６を、
ＲＩＥ法等の異方性エッチングを用いてエッチバックす
ることにより、図４（ｃ）に示すように、開口部４８の
内壁にサイドウォール５８を形成する。
【００２１】このサイドウォール５８が形成された開口
部を介して、上述の実施例と同様に、ｐ型の不純物を露
出された基板表面にイオン注入により導入する。注入さ
れたｐ型不純物はその後の加熱処理により拡散されて、
ゲート電極直下の基板表面領域に選択的にゲート拡散領
域３１が形成される（図５（ａ）を参照）。なお、サイ
ドウォール５８の幅は窒化膜４４の膜厚を変えることに
より調整可能なため、窒化膜４４の膜厚を調整すること
により、後述するゲート長を調整できる。
部を介して、上述の実施例と同様に、ｐ型の不純物を露
出された基板表面にイオン注入により導入する。注入さ
れたｐ型不純物はその後の加熱処理により拡散されて、
ゲート電極直下の基板表面領域に選択的にゲート拡散領
域３１が形成される（図５（ａ）を参照）。なお、サイ
ドウォール５８の幅は窒化膜４４の膜厚を変えることに
より調整可能なため、窒化膜４４の膜厚を調整すること
により、後述するゲート長を調整できる。
【００２２】ついで、上記のように不純物を導入した基
板表面、すなわち開口部２１内の基板露出表面、に、図
４（ｄ）に示すように、ＳｉＯ2 によるゲート酸化膜２
２を熱酸化により形成後、この開口４８内を埋めるよう
に窒化膜４４上に電極材料層としての多結晶シリコン層
５２を堆積形成する。このように多結晶シリコン膜５２
を形成したら、図５（ａ）に示すように、この多結晶シ
リコン５２を下層の窒化膜４４が露出するまでエッチバ
ックを施す。その後、窒化膜４４およびサイドウォール
５８の酸化膜を除去することによりゲート電極部分２５
がパターニングされる（図５（ｂ））。
板表面、すなわち開口部２１内の基板露出表面、に、図
４（ｄ）に示すように、ＳｉＯ2 によるゲート酸化膜２
２を熱酸化により形成後、この開口４８内を埋めるよう
に窒化膜４４上に電極材料層としての多結晶シリコン層
５２を堆積形成する。このように多結晶シリコン膜５２
を形成したら、図５（ａ）に示すように、この多結晶シ
リコン５２を下層の窒化膜４４が露出するまでエッチバ
ックを施す。その後、窒化膜４４およびサイドウォール
５８の酸化膜を除去することによりゲート電極部分２５
がパターニングされる（図５（ｂ））。
【００２３】ゲート電極２５の形成後、は上述した実施
例と同様に、ＬＤＤ構造の張出し領域形成のための不純
物導入を行い、ついで、図５（ｃ）に示すように、ゲー
ト電極２５を覆うように基板表面にＳｉＯ2 膜２９を堆
積形成後、ＲＩＥ等の異方性エッチングにより、ゲート
電極側面にサイドウォールスペーサ２９、２９を形成す
る。その後、ゲート電極２５およびサイドウォールスペ
ーサ２９、２９をマスクにしてｎ型の不純物をイオン注
入後、熱拡散処理を施すことにより、ＬＤＤ構造のソー
スおよびドレイン領域２７、２７がそれぞれ設けられる
（図５（ｄ））。
例と同様に、ＬＤＤ構造の張出し領域形成のための不純
物導入を行い、ついで、図５（ｃ）に示すように、ゲー
ト電極２５を覆うように基板表面にＳｉＯ2 膜２９を堆
積形成後、ＲＩＥ等の異方性エッチングにより、ゲート
電極側面にサイドウォールスペーサ２９、２９を形成す
る。その後、ゲート電極２５およびサイドウォールスペ
ーサ２９、２９をマスクにしてｎ型の不純物をイオン注
入後、熱拡散処理を施すことにより、ＬＤＤ構造のソー
スおよびドレイン領域２７、２７がそれぞれ設けられる
（図５（ｄ））。
【００２４】この実施例にしたがって形成されたＭＯＳ
ＦＥＴのゲート電極２５（およびゲート拡散領域３１）
は、ゲートのマスクサイズ（すなわち開口４８のサイ
ズ）に比較して、工程途中で利用したサイドウォール５
８の分だけ小さなゲート長に形成されながら、上述の実
施例と同様にゲート拡散領域３１に対して自己整合的に
設けられる。
ＦＥＴのゲート電極２５（およびゲート拡散領域３１）
は、ゲートのマスクサイズ（すなわち開口４８のサイ
ズ）に比較して、工程途中で利用したサイドウォール５
８の分だけ小さなゲート長に形成されながら、上述の実
施例と同様にゲート拡散領域３１に対して自己整合的に
設けられる。
【００２５】なお、上の実施例はこの発明をｎ型MOSFET
に適用した場合についての例であったが、この発明はこ
れとは反対導電型のｐ型構造の装置に対しても全く同様
に適用できる。半導体基板は、上述のような通常のシリ
コン基板の他、SOI(SiliconOn Insulator) を利用した
活性シリコン層を有する基板上に適用することも可能で
ある。また、上の実施例はゲート電極をその電極材料と
して多結晶シリコンを使用した場合について説明した
が、この発明のゲート電極材料はこれに限られず、たと
えば、Ａｌ、Ｔｉ等の金属電極、シリサイドやポリサイ
ド、またはそれらを組合わせた積層配線等に対しても適
用可能である。また、この発明は上述の実施例のLDD 構
造に限られず、通常の構造のFET や二重拡散領域で構成
されるFETに対しても同様に適用できることはいうまで
もない。
に適用した場合についての例であったが、この発明はこ
れとは反対導電型のｐ型構造の装置に対しても全く同様
に適用できる。半導体基板は、上述のような通常のシリ
コン基板の他、SOI(SiliconOn Insulator) を利用した
活性シリコン層を有する基板上に適用することも可能で
ある。また、上の実施例はゲート電極をその電極材料と
して多結晶シリコンを使用した場合について説明した
が、この発明のゲート電極材料はこれに限られず、たと
えば、Ａｌ、Ｔｉ等の金属電極、シリサイドやポリサイ
ド、またはそれらを組合わせた積層配線等に対しても適
用可能である。また、この発明は上述の実施例のLDD 構
造に限られず、通常の構造のFET や二重拡散領域で構成
されるFETに対しても同様に適用できることはいうまで
もない。
【図１】この発明の製造方法により製造された半導体集
積回路装置の一例を示す概略要部断面図である。
積回路装置の一例を示す概略要部断面図である。
【図２】この発明の半導体集積回路装置の製造方法の一
工程例（前半）を示す概略断面図である。
工程例（前半）を示す概略断面図である。
【図３】この発明の半導体集積回路装置の製造方法の一
工程例（後半）を示す概略断面図である。
工程例（後半）を示す概略断面図である。
【図４】この発明の半導体集積回路装置の製造方法の他
の工程例（前半）を示す概略断面図である。
の工程例（前半）を示す概略断面図である。
【図５】この発明の半導体集積回路装置の製造方法の他
の工程例（後半）を示す概略断面図である。
の工程例（後半）を示す概略断面図である。
１０ …半導体集積回路装置 １２ …半導体基板 １４ …素子分離領域 １６ …層間絶縁膜 １８ …金属配線 ２０ …MOSFET ２２ …ゲート酸化膜 ２４，２５ …ゲート電極 ２６ …ソース／ドレイン ２８ …サイドウォールスペーサ ３０，３１ …ゲート拡散領域 ４２ …パッド酸化膜 ４４ …窒化膜 ４８ …開口 ５２ …ゲート電極材
Claims (3)
- 【請求項１】半導体基板表面に適正に制御された不純物
拡散領域を有する半導体集積回路装置の製造方法であっ
て、 (a) 半導体基板表面に窒化膜を形成し、 (b) 前記窒化膜に開口を形成し、 (c) 前記開口を介して前記基板表面に不純物を導入し、 (d) 前記開口を埋め込むように前記窒化膜上に電極材料
層を形成し、 (e) 前記電極材料層を前記窒化膜が露出するようにエッ
チバックし、 (f) 前記窒化膜を除去することにより前記電極形成材料
から成るゲート電極を形成し、その後 (g) 前記基板表面に前記ゲート電極をマスクとして不純
物を導入してソースおよびドレイン領域を形成する、半
導体集積回路装置の製造方法。 - 【請求項２】前記ステップ(d) は、(d-1) 前記開口内の
基板表面にゲート酸化膜を形成し、ついで(d-2) 前記開
口を埋め込むように前記窒化膜上に電極材料層を形成す
るステップを含む請求項１記載の半導体集積回路装置の
製造方法。 - 【請求項３】前記ステップ(a) は、(a-1) 前記基板表面
に下地膜を形成し、ついで(a-2) 前記下地層上に前記窒
化膜を形成するステップを含み、さらに(h) 前記ステッ
プ(d) に先立って前記窒化膜を除去する請求項２記載の
半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3685498A JPH11238874A (ja) | 1998-02-19 | 1998-02-19 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3685498A JPH11238874A (ja) | 1998-02-19 | 1998-02-19 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11238874A true JPH11238874A (ja) | 1999-08-31 |
Family
ID=12481376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3685498A Withdrawn JPH11238874A (ja) | 1998-02-19 | 1998-02-19 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11238874A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002334992A (ja) * | 2001-05-10 | 2002-11-22 | Kawasaki Microelectronics Kk | 半導体装置及びその製造方法 |
| JP2009044036A (ja) * | 2007-08-10 | 2009-02-26 | Renesas Technology Corp | 半導体装置およびその製造方法 |
-
1998
- 1998-02-19 JP JP3685498A patent/JPH11238874A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002334992A (ja) * | 2001-05-10 | 2002-11-22 | Kawasaki Microelectronics Kk | 半導体装置及びその製造方法 |
| JP4707259B2 (ja) * | 2001-05-10 | 2011-06-22 | 川崎マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2009044036A (ja) * | 2007-08-10 | 2009-02-26 | Renesas Technology Corp | 半導体装置およびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050510 |