JPH07263690A - サリサイド構造を有する半導体装置とその製造方法 - Google Patents
サリサイド構造を有する半導体装置とその製造方法Info
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- JPH07263690A JPH07263690A JP7956494A JP7956494A JPH07263690A JP H07263690 A JPH07263690 A JP H07263690A JP 7956494 A JP7956494 A JP 7956494A JP 7956494 A JP7956494 A JP 7956494A JP H07263690 A JPH07263690 A JP H07263690A
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Abstract
(57)【要約】
【目的】 シリサイドによるソース・ドレイン接合リー
クを発生しにくくする。 【構成】 ソース・ドレイン領域9,10の表面にはチ
タンシリサイド層11,12がそれぞれ形成されてお
り、ゲート電極5の上面にもチタンシリサイド層13が
形成されている。ソース・ドレイン領域では、シリサイ
ド層11,12とフィールド酸化膜2の境界にはシリコ
ン基板が露出し、その露出したシリコン基板にはソース
・ドレイン領域と同じN型不純物が導入されてソース・
ドレイン領域と一体となったN型拡散層14,15がそ
れぞれ形成されている。
クを発生しにくくする。 【構成】 ソース・ドレイン領域9,10の表面にはチ
タンシリサイド層11,12がそれぞれ形成されてお
り、ゲート電極5の上面にもチタンシリサイド層13が
形成されている。ソース・ドレイン領域では、シリサイ
ド層11,12とフィールド酸化膜2の境界にはシリコ
ン基板が露出し、その露出したシリコン基板にはソース
・ドレイン領域と同じN型不純物が導入されてソース・
ドレイン領域と一体となったN型拡散層14,15がそ
れぞれ形成されている。
Description
【0001】
【産業上の利用分野】本発明はゲート電極上面とソース
・ドレイン領域表面にシリサイド層が形成されたサリサ
イド(SALICIDE(Self-Aligned Silicide):自己整合
シリサイド)構造を有するMOS型半導体装置とその製
造方法に関するものである。
・ドレイン領域表面にシリサイド層が形成されたサリサ
イド(SALICIDE(Self-Aligned Silicide):自己整合
シリサイド)構造を有するMOS型半導体装置とその製
造方法に関するものである。
【0002】
【従来の技術】サリサイド構造は、ソース・ドレインや
ゲート電極の抵抗を下げることができ、またP型ポリシ
リコンゲート電極とN型ポリシリコンゲート電極の両方
のゲート電極を有する、いわゆるデュアルゲート構造の
半導体装置においては、両型のゲート電極を接続するこ
とができるなど、微細なMOS型半導体装置において有
効な技術として知られている。サリサイドは、ソース・
ドレイン領域の表面とゲート電極上面を自己整合的にシ
リサイド化する技術である。シリサイドとしてチタンシ
リサイドを形成する場合を例にして説明すると、LDD
(Lightly DopedDrain)構造のMOSトランジスタを形
成する工程に従って、ポリシリコンゲート電極の側面に
絶縁物のサイドウォール(ゲートサイドウォールとい
う)を設け、ゲート電極と:ゲートサイドウォール及び
フィールド酸化膜をマスクとして自己整合的に不純物を
導入してソース・ドレイン領域を形成した後、全面にス
パッタ法によりチタン膜を堆積し、ソース・ドレイン領
域とゲート電極上に露出したシリコンを熱処理によりチ
タンと反応させてシリサイド化する。その後、未反応の
チタンをエッチングにより除去すればサリサイド構造が
形成される。サリサイド構造にするとソース・ドレイン
及びゲート電極のシート抵抗を2〜4Ω/□と大幅に低
下させることができる。
ゲート電極の抵抗を下げることができ、またP型ポリシ
リコンゲート電極とN型ポリシリコンゲート電極の両方
のゲート電極を有する、いわゆるデュアルゲート構造の
半導体装置においては、両型のゲート電極を接続するこ
とができるなど、微細なMOS型半導体装置において有
効な技術として知られている。サリサイドは、ソース・
ドレイン領域の表面とゲート電極上面を自己整合的にシ
リサイド化する技術である。シリサイドとしてチタンシ
リサイドを形成する場合を例にして説明すると、LDD
(Lightly DopedDrain)構造のMOSトランジスタを形
成する工程に従って、ポリシリコンゲート電極の側面に
絶縁物のサイドウォール(ゲートサイドウォールとい
う)を設け、ゲート電極と:ゲートサイドウォール及び
フィールド酸化膜をマスクとして自己整合的に不純物を
導入してソース・ドレイン領域を形成した後、全面にス
パッタ法によりチタン膜を堆積し、ソース・ドレイン領
域とゲート電極上に露出したシリコンを熱処理によりチ
タンと反応させてシリサイド化する。その後、未反応の
チタンをエッチングにより除去すればサリサイド構造が
形成される。サリサイド構造にするとソース・ドレイン
及びゲート電極のシート抵抗を2〜4Ω/□と大幅に低
下させることができる。
【0003】
【発明が解決しようとする課題】素子が微細化されるに
伴ってソース・ドレイン領域も浅く形成される傾向にあ
る。サリサイド工程において、ソース・ドレイン領域で
はチタンなどの電極材料金属とシリコン基板とを反応さ
せてシリサイド層を形成するため、シリサイドがソース
・ドレイン領域の拡散層を突き抜け、接合リークを引き
起こすことがある。この問題は、特にフィールド酸化膜
とのエッジ付近で多く発生し、素子の微細化にともない
ソース・ドレイン拡散層が浅くなるにつれてますます顕
著になってきている。
伴ってソース・ドレイン領域も浅く形成される傾向にあ
る。サリサイド工程において、ソース・ドレイン領域で
はチタンなどの電極材料金属とシリコン基板とを反応さ
せてシリサイド層を形成するため、シリサイドがソース
・ドレイン領域の拡散層を突き抜け、接合リークを引き
起こすことがある。この問題は、特にフィールド酸化膜
とのエッジ付近で多く発生し、素子の微細化にともない
ソース・ドレイン拡散層が浅くなるにつれてますます顕
著になってきている。
【0004】本発明は微細な半導体装置において有効な
サリサイド構造を用いつつ、シリサイドによるソース・
ドレイン接合リークの発生しにくい構造の半導体装置そ
の製造方法を提供することを目的とするものである。
サリサイド構造を用いつつ、シリサイドによるソース・
ドレイン接合リークの発生しにくい構造の半導体装置そ
の製造方法を提供することを目的とするものである。
【0005】
【課題を解決するための手段】本発明の半導体装置で
は、ポリシリコンゲート電極の側面には絶縁物のゲート
サイドウォールが形成され、ゲート電極の上面にはシリ
サイド層が形成されており、ソース・ドレイン領域のう
ち、フィールド酸化膜との境界領域を除いて半導体基板
のソース・ドレイン領域表面にはシリサイド層が形成さ
れている。ゲートサイドウォールはシリコン窒化膜であ
ることが好ましい。
は、ポリシリコンゲート電極の側面には絶縁物のゲート
サイドウォールが形成され、ゲート電極の上面にはシリ
サイド層が形成されており、ソース・ドレイン領域のう
ち、フィールド酸化膜との境界領域を除いて半導体基板
のソース・ドレイン領域表面にはシリサイド層が形成さ
れている。ゲートサイドウォールはシリコン窒化膜であ
ることが好ましい。
【0006】本発明の製造方法は以下の工程(A)から
(G)を含んでいる。(A)シリコン基板に素子分離用
のフィールド酸化膜を形成し、素子形成領域の基板上に
ゲート酸化膜を形成した後、ポリシリコン膜を堆積し、
パターン化を施してゲート電極を形成する工程、(B)
ゲート電極とフィールド酸化膜をマスクとして基板にソ
ース・ドレイン用の不純物を注入する工程、(C)ゲー
ト電極を含む基板上に絶縁膜を堆積し、その絶縁膜にエ
ッチバックを施してゲート電極の側面に絶縁物のゲート
サイドウォールを形成する工程、(D)ゲート電極及び
ゲートサイドウォール並びにフィールド酸化膜をマスク
として基板に前記不純物と同じ導電型の不純物を前記不
純物よりも高濃度に注入する工程、(E)ゲート電極を
含む基板上に電極材料金属膜を堆積し、熱処理を施して
ゲート電極上及びソース・ドレイン領域の基板上にシリ
サイド層を形成した後、未反応の前記電極材料金属膜を
エッチングにより除去する工程、(F)フィールド酸化
膜の一部をエッチングし、ソース・ドレイン領域のシリ
サイド層周辺のシリコン基板を露出させる工程、(G)
露出したシリコン基板に前記不純物と同じ導電型の不純
物を導入する工程。
(G)を含んでいる。(A)シリコン基板に素子分離用
のフィールド酸化膜を形成し、素子形成領域の基板上に
ゲート酸化膜を形成した後、ポリシリコン膜を堆積し、
パターン化を施してゲート電極を形成する工程、(B)
ゲート電極とフィールド酸化膜をマスクとして基板にソ
ース・ドレイン用の不純物を注入する工程、(C)ゲー
ト電極を含む基板上に絶縁膜を堆積し、その絶縁膜にエ
ッチバックを施してゲート電極の側面に絶縁物のゲート
サイドウォールを形成する工程、(D)ゲート電極及び
ゲートサイドウォール並びにフィールド酸化膜をマスク
として基板に前記不純物と同じ導電型の不純物を前記不
純物よりも高濃度に注入する工程、(E)ゲート電極を
含む基板上に電極材料金属膜を堆積し、熱処理を施して
ゲート電極上及びソース・ドレイン領域の基板上にシリ
サイド層を形成した後、未反応の前記電極材料金属膜を
エッチングにより除去する工程、(F)フィールド酸化
膜の一部をエッチングし、ソース・ドレイン領域のシリ
サイド層周辺のシリコン基板を露出させる工程、(G)
露出したシリコン基板に前記不純物と同じ導電型の不純
物を導入する工程。
【0007】好ましくは、工程(E)で形成するシリサ
イド層はチタンシリサイド層であり、工程(F)でのフ
ィールド酸化膜のエッチングにはフッ酸(HF)を含む
水溶液を用い、その工程(F)でのエッチングの前に、
チタンシリサイド層の表面をナイトライド化する。
イド層はチタンシリサイド層であり、工程(F)でのフ
ィールド酸化膜のエッチングにはフッ酸(HF)を含む
水溶液を用い、その工程(F)でのエッチングの前に、
チタンシリサイド層の表面をナイトライド化する。
【0008】
【作用】接合リークがソース・ドレイン領域とフィール
ド酸化膜との境界領域で発生しやすいことから、シリサ
イド層を形成した後、フィールド酸化膜の一部をエッチ
ングすることにより、フィールド酸化膜とソース・ドレ
イン領域の境界付近のシリコン基板を露出させ、そこに
ソース・ドレインと同じ導電型の不純物を導入すること
により、シリサイド層とソース・ドレイン接合部との距
離に余裕がでて、接合リークが防止される。
ド酸化膜との境界領域で発生しやすいことから、シリサ
イド層を形成した後、フィールド酸化膜の一部をエッチ
ングすることにより、フィールド酸化膜とソース・ドレ
イン領域の境界付近のシリコン基板を露出させ、そこに
ソース・ドレインと同じ導電型の不純物を導入すること
により、シリサイド層とソース・ドレイン接合部との距
離に余裕がでて、接合リークが防止される。
【0009】そのような構造とする請求項3の製造方法
では、シリサイド形成後、そのシリサイドをマスクとし
てフィールド酸化膜の一部をエッチングしてソース・ド
レイン領域のシリサイド層周辺のシリコン基板を露出さ
せ、そこにイオン注入などにより不純物を導入する。こ
の工程でのフィールド酸化膜のエッチングはシリサイド
をマスクとしているので制御性がよく、また露出したシ
リコン基板への不純物導入は残ったシリサイドとフィー
ルド酸化膜がマスクとなるのでこれも制御性がよい。
では、シリサイド形成後、そのシリサイドをマスクとし
てフィールド酸化膜の一部をエッチングしてソース・ド
レイン領域のシリサイド層周辺のシリコン基板を露出さ
せ、そこにイオン注入などにより不純物を導入する。こ
の工程でのフィールド酸化膜のエッチングはシリサイド
をマスクとしているので制御性がよく、また露出したシ
リコン基板への不純物導入は残ったシリサイドとフィー
ルド酸化膜がマスクとなるのでこれも制御性がよい。
【0010】フィールド酸化膜のエッチングにHFを含
む水溶液をエッチング液に用いた場合、マスクとなるシ
リサイド層のHF耐性を向上させるために、シリサイド
としてチタンシリサイドを用い、チタンシリサイドの表
面をチタンナイトライド化している。これにより、チタ
ンシリサイドのHF耐性を向上させ、制御性よくフィー
ルド酸化膜の一部をエッチングすることができる。
む水溶液をエッチング液に用いた場合、マスクとなるシ
リサイド層のHF耐性を向上させるために、シリサイド
としてチタンシリサイドを用い、チタンシリサイドの表
面をチタンナイトライド化している。これにより、チタ
ンシリサイドのHF耐性を向上させ、制御性よくフィー
ルド酸化膜の一部をエッチングすることができる。
【0011】フィールド酸化膜の一部をエッチングする
際、ゲートサイドウォールもエッチングされると、チャ
ネル部周辺のシリコン基板も露出してしまい、そこに工
程(G)での不純物導入の際に不純物が導入されるとト
ランジスタ特性に影響が現われる。そのため、ゲートサ
イドウォールをシリコン窒化膜とすれば、フィールド酸
化膜を選択的にエッチングし、ゲートサイドウォールの
エッチングを防ぐことができるので、トランジスタ特性
の変化を抑えるのに有効である。
際、ゲートサイドウォールもエッチングされると、チャ
ネル部周辺のシリコン基板も露出してしまい、そこに工
程(G)での不純物導入の際に不純物が導入されるとト
ランジスタ特性に影響が現われる。そのため、ゲートサ
イドウォールをシリコン窒化膜とすれば、フィールド酸
化膜を選択的にエッチングし、ゲートサイドウォールの
エッチングを防ぐことができるので、トランジスタ特性
の変化を抑えるのに有効である。
【0012】
【実施例】図1は一実施例を表わす。シリコン基板1の
表面で素子分離用フィールド酸化膜2で分離された素子
形成領域には、LDD構造のソース・ドレインが形成さ
れている。いま、この実施例をNMOSトランジスタで
あるとして説明する。
表面で素子分離用フィールド酸化膜2で分離された素子
形成領域には、LDD構造のソース・ドレインが形成さ
れている。いま、この実施例をNMOSトランジスタで
あるとして説明する。
【0013】ソース・ドレイン領域となる高濃度N型拡
散層9,10は接合深さが約0.15μmの浅い接合と
して形成されている。拡散層9,10のチャネル領域側
につながってそれぞれ拡散層9,10よりも接合深さが
浅く、不純物濃度も低いN型拡散層6,7が形成されて
いる。チャネル領域上にはゲート酸化膜3を介してその
上にリンがドープされたN型ポリシリコンゲート電極5
が形成され、ゲート電極5の側面にはシリコン窒化膜に
てなるゲートサイドウォール8が形成されている。
散層9,10は接合深さが約0.15μmの浅い接合と
して形成されている。拡散層9,10のチャネル領域側
につながってそれぞれ拡散層9,10よりも接合深さが
浅く、不純物濃度も低いN型拡散層6,7が形成されて
いる。チャネル領域上にはゲート酸化膜3を介してその
上にリンがドープされたN型ポリシリコンゲート電極5
が形成され、ゲート電極5の側面にはシリコン窒化膜に
てなるゲートサイドウォール8が形成されている。
【0014】ソース・ドレイン領域9,10の表面には
チタンシリサイド層11,12がそれぞれ形成されてお
り、ゲート電極5の上面にもチタンシリサイド層13が
形成されている。ソース・ドレイン領域では、シリサイ
ド層11,12とフィールド酸化膜2の境界にはシリコ
ン基板が露出し、その露出したシリコン基板にはソース
・ドレイン領域と同じN型不純物が導入されてソース・
ドレイン領域と一体となったN型拡散層14,15がそ
れぞれ形成されている。16はPSG膜などにてなる層
間絶縁膜であり、層間絶縁膜16に設けられたコンタク
トホールを介してメタル配線17,18がソース・ドレ
イン領域に接続されている。
チタンシリサイド層11,12がそれぞれ形成されてお
り、ゲート電極5の上面にもチタンシリサイド層13が
形成されている。ソース・ドレイン領域では、シリサイ
ド層11,12とフィールド酸化膜2の境界にはシリコ
ン基板が露出し、その露出したシリコン基板にはソース
・ドレイン領域と同じN型不純物が導入されてソース・
ドレイン領域と一体となったN型拡散層14,15がそ
れぞれ形成されている。16はPSG膜などにてなる層
間絶縁膜であり、層間絶縁膜16に設けられたコンタク
トホールを介してメタル配線17,18がソース・ドレ
イン領域に接続されている。
【0015】次に、図2と図3によりこの実施例を製造
する方法について説明する。 (A)P型シリコン基板1の素子分離領域にボロンを注
入してチャネルストッパ層(図示略)を形成し、その素
子分離領域にフィールド酸化膜2を選択的に形成する。
フィールド酸化膜2で分離された素子形成領域にはゲー
ト酸化膜3を形成し、フィールド酸化膜2及びゲート酸
化膜3上からリンをドープしたポリシリコン膜4を堆積
する。
する方法について説明する。 (A)P型シリコン基板1の素子分離領域にボロンを注
入してチャネルストッパ層(図示略)を形成し、その素
子分離領域にフィールド酸化膜2を選択的に形成する。
フィールド酸化膜2で分離された素子形成領域にはゲー
ト酸化膜3を形成し、フィールド酸化膜2及びゲート酸
化膜3上からリンをドープしたポリシリコン膜4を堆積
する。
【0016】(B)写真製版とエッチングによりポリシ
リコン膜4をパターン化してゲート電極5を形成する。 (C)ゲート電極5をマスクとして基板にリンをイオン
注入し、LDD構造の低濃度拡散層N-層6,7を形成
する。ここでのイオン注入条件は、エネルギーが10〜
60KeV、ドーズ量が1×1012〜1×1014/cm
2である。その後、ゲート電極を含む基板上にシリコン
窒化膜を堆積し、エッチバックを施してゲート電極の側
面にゲートサイドウォール8を残す。
リコン膜4をパターン化してゲート電極5を形成する。 (C)ゲート電極5をマスクとして基板にリンをイオン
注入し、LDD構造の低濃度拡散層N-層6,7を形成
する。ここでのイオン注入条件は、エネルギーが10〜
60KeV、ドーズ量が1×1012〜1×1014/cm
2である。その後、ゲート電極を含む基板上にシリコン
窒化膜を堆積し、エッチバックを施してゲート電極の側
面にゲートサイドウォール8を残す。
【0017】(D)ゲート電極5とゲートサイドウォー
ル8をマスクとして基板に砒素を注入してソース・ドレ
イン領域となるLDD構造の高濃度拡散層N+層9,1
0を形成する。N+層9,10は活性化後の接合深さが
約0.15μmとなるように、注入エネルギー及びその
後の熱処理条件を設定する。ここでのイオン注入条件
は、エネルギーが20〜50KeV、ドーズ量が1×1
015〜1×1016/cm2である。
ル8をマスクとして基板に砒素を注入してソース・ドレ
イン領域となるLDD構造の高濃度拡散層N+層9,1
0を形成する。N+層9,10は活性化後の接合深さが
約0.15μmとなるように、注入エネルギー及びその
後の熱処理条件を設定する。ここでのイオン注入条件
は、エネルギーが20〜50KeV、ドーズ量が1×1
015〜1×1016/cm2である。
【0018】(E)ゲート電極を含む基板上にスパッタ
法によりチタンを約400Åの厚さに堆積し、窒素雰囲
気中、700℃で30秒間のランプアニールを行ない、
ソース・ドレイン領域9,10とゲート電極5に露出し
たシリコンとチタンを反応させ、選択的にチタンシリサ
イド化を行なう。その後、未反応のチタンをアンモニア
と過酸化水素の混合溶液をエッチング液として選択的に
除去し、その後さらに窒素雰囲気中、850℃で30秒
間のランプアニールを行ない、低抵抗で安定したチタン
シリサイド層11,12,13を形成する。
法によりチタンを約400Åの厚さに堆積し、窒素雰囲
気中、700℃で30秒間のランプアニールを行ない、
ソース・ドレイン領域9,10とゲート電極5に露出し
たシリコンとチタンを反応させ、選択的にチタンシリサ
イド化を行なう。その後、未反応のチタンをアンモニア
と過酸化水素の混合溶液をエッチング液として選択的に
除去し、その後さらに窒素雰囲気中、850℃で30秒
間のランプアニールを行ない、低抵抗で安定したチタン
シリサイド層11,12,13を形成する。
【0019】(F)窒素雰囲気中、800℃で10分間
の炉中アニールを行ない、チタンシリサイド層11,1
2,13の表面をチタンナイトライド化する。その後、
HF溶液を用いてフィールド酸化膜2を1000〜50
00Å、例えば約2000Åの厚さにわたってエッチン
グする。このとき、チタンシリサイド層11,12,1
3の表面はHF耐性の強いチタンナイトライドとなって
おり、またゲートサイドウォール8もHF耐性の強いシ
リコン窒化膜であるので、フィールド酸化膜2のみがH
F溶液により選択的にエッチングされる。
の炉中アニールを行ない、チタンシリサイド層11,1
2,13の表面をチタンナイトライド化する。その後、
HF溶液を用いてフィールド酸化膜2を1000〜50
00Å、例えば約2000Åの厚さにわたってエッチン
グする。このとき、チタンシリサイド層11,12,1
3の表面はHF耐性の強いチタンナイトライドとなって
おり、またゲートサイドウォール8もHF耐性の強いシ
リコン窒化膜であるので、フィールド酸化膜2のみがH
F溶液により選択的にエッチングされる。
【0020】(G)フィールド酸化膜2をエッチングす
ることによりチタンシリサイド層11,12の周辺に露
出したシリコン基板にリンをイオン注入し、ソース・ド
レイン領域9,10と同じN型拡散層14,15を形成
する。このときのリン注入は、10〜120KeV、例
えば60KeVのエネルギーで行なう。このエネルギー
ではチタンシリサイド層11,12は注入マスクとして
働き、チタンシリサイド層11,12周辺に露出したシ
リコン基板のみにリンが注入される。
ることによりチタンシリサイド層11,12の周辺に露
出したシリコン基板にリンをイオン注入し、ソース・ド
レイン領域9,10と同じN型拡散層14,15を形成
する。このときのリン注入は、10〜120KeV、例
えば60KeVのエネルギーで行なう。このエネルギー
ではチタンシリサイド層11,12は注入マスクとして
働き、チタンシリサイド層11,12周辺に露出したシ
リコン基板のみにリンが注入される。
【0021】(H)通常のLSI工程により層間絶縁膜
16を形成し、コンタクトホールを形成した後、アルミ
ニウム系のメタル配線16,17を形成する。上記の実
施例はNチャネルMOSFETに関するものであるが、
PチャネルMOSFETでもCMOS半導体装置でも本
発明を同様に適用することができる。
16を形成し、コンタクトホールを形成した後、アルミ
ニウム系のメタル配線16,17を形成する。上記の実
施例はNチャネルMOSFETに関するものであるが、
PチャネルMOSFETでもCMOS半導体装置でも本
発明を同様に適用することができる。
【0022】
【発明の効果】本発明の半導体装置はサリサイド構造を
有し、ソース・ドレイン領域上に形成されたシリサイド
周辺のシリコン基板に、ソース・ドレインと同じ導電型
の不純物領域が形成されているため、シリサイド層とソ
ース・ドレイン接合部との距離に余裕があり、接合リー
クが防止される。本発明の製造方法ではゲート電極上及
びソース・ドレイン領域の基板上にシリサイド層を形成
した後、フィールド酸化膜の一部をエッチングすること
によりソース・ドレイン領域のシリサイド層周辺のシリ
コン基板を露出させ、その露出したシリコン基板にソー
ス・ドレインと同じ導電型の不純物を導入するようにし
たので、シリサイド層周辺への不純物導入を自己整合的
に制御性よく行なうことができる。
有し、ソース・ドレイン領域上に形成されたシリサイド
周辺のシリコン基板に、ソース・ドレインと同じ導電型
の不純物領域が形成されているため、シリサイド層とソ
ース・ドレイン接合部との距離に余裕があり、接合リー
クが防止される。本発明の製造方法ではゲート電極上及
びソース・ドレイン領域の基板上にシリサイド層を形成
した後、フィールド酸化膜の一部をエッチングすること
によりソース・ドレイン領域のシリサイド層周辺のシリ
コン基板を露出させ、その露出したシリコン基板にソー
ス・ドレインと同じ導電型の不純物を導入するようにし
たので、シリサイド層周辺への不純物導入を自己整合的
に制御性よく行なうことができる。
【図1】一実施例を示す断面図である。
【図2】一実施例の製造方法の前半部を示す工程断面図
である。
である。
【図3】同実施例の製造方法の後半部を示す工程断面図
である。
である。
1 シリコン基板 2 フィールド酸化膜 3 ゲート酸化膜 5 ポリシリコンゲート電極 6,7 N-拡散層 8 ゲートサイドウォール 9,10 N+拡散層 11,12,13 チタンシリサイド層 14,15 シリサイド層の周辺部に導入されたN型
拡散層
拡散層
Claims (5)
- 【請求項1】 ポリシリコンゲート電極の側面には絶縁
物のサイドウォールが形成され、ゲート電極の上面には
シリサイド層が形成されており、ソース・ドレイン領域
のうち、フィールド酸化膜との境界領域を除いて半導体
基板のソース・ドレイン領域表面にはシリサイド層が形
成されていることを特徴とする半導体装置。 - 【請求項2】 前記サイドウォールがシリコン窒化膜で
ある請求項1に記載の半導体装置。 - 【請求項3】 以下の工程(A)から(G)を含むこと
を特徴とする半導体装置の製造方法。(A)シリコン基
板に素子分離用のフィールド酸化膜を形成し、素子形成
領域の基板上にゲート酸化膜を形成した後、ポリシリコ
ン膜を堆積し、パターン化を施してゲート電極を形成す
る工程、(B)ゲート電極とフィールド酸化膜をマスク
として基板にソース・ドレイン用の不純物を注入する工
程、(C)ゲート電極を含む基板上に絶縁膜を堆積し、
その絶縁膜にエッチバックを施してゲート電極の側面に
絶縁物のサイドウォールを形成する工程、(D)ゲート
電極及びサイドウォール並びにフィールド酸化膜をマス
クとして基板に前記不純物と同じ導電型の不純物を前記
不純物よりも高濃度に注入する工程、(E)ゲート電極
を含む基板上に電極材料金属膜を堆積し、熱処理を施し
てゲート電極上及びソース・ドレイン領域の基板上にシ
リサイド層を形成した後、未反応の前記電極材料金属膜
をエッチングにより除去する工程、(F)フィールド酸
化膜の一部をエッチングし、ソース・ドレイン領域のシ
リサイド層周辺のシリコン基板を露出させる工程、
(G)露出したシリコン基板に前記不純物と同じ導電型
の不純物を導入する工程。 - 【請求項4】 前記工程(E)で形成するシリサイド層
はチタンシリサイド層であり、前記工程(F)でのフィ
ールド酸化膜のエッチングにはフッ酸を含む水溶液を用
い、その工程(F)でのエッチングの前に、チタンシリ
サイド層の表面をナイトライド化する請求項3に記載の
半導体装置の製造方法。 - 【請求項5】 ゲート電極の側面に形成するサイドウォ
ールはシリコン窒化膜である請求項4に記載の半導体装
置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7956494A JPH07263690A (ja) | 1994-03-25 | 1994-03-25 | サリサイド構造を有する半導体装置とその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7956494A JPH07263690A (ja) | 1994-03-25 | 1994-03-25 | サリサイド構造を有する半導体装置とその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07263690A true JPH07263690A (ja) | 1995-10-13 |
Family
ID=13693513
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7956494A Pending JPH07263690A (ja) | 1994-03-25 | 1994-03-25 | サリサイド構造を有する半導体装置とその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07263690A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6074939A (en) * | 1997-02-27 | 2000-06-13 | Nec Corporation | Method for fabricating semiconductor device |
US6518625B1 (en) | 1997-06-18 | 2003-02-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
US6724057B2 (en) | 1999-12-14 | 2004-04-20 | Sanyo Electric Co., Ltd. | Semiconductor device with reduced short circuiting between gate electrode and source/drain region |
US7307320B2 (en) | 2005-11-07 | 2007-12-11 | Samsung Electronics Co., Ltd. | Differential mechanical stress-producing regions for integrated circuit field effect transistors |
KR101044609B1 (ko) * | 2003-12-01 | 2011-06-29 | 매그나칩 반도체 유한회사 | 반도체소자 및 그 형성방법 |
-
1994
- 1994-03-25 JP JP7956494A patent/JPH07263690A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6074939A (en) * | 1997-02-27 | 2000-06-13 | Nec Corporation | Method for fabricating semiconductor device |
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US6724057B2 (en) | 1999-12-14 | 2004-04-20 | Sanyo Electric Co., Ltd. | Semiconductor device with reduced short circuiting between gate electrode and source/drain region |
KR101044609B1 (ko) * | 2003-12-01 | 2011-06-29 | 매그나칩 반도체 유한회사 | 반도체소자 및 그 형성방법 |
US7307320B2 (en) | 2005-11-07 | 2007-12-11 | Samsung Electronics Co., Ltd. | Differential mechanical stress-producing regions for integrated circuit field effect transistors |
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