JP2000232075A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2000232075A JP2000232075A JP11032784A JP3278499A JP2000232075A JP 2000232075 A JP2000232075 A JP 2000232075A JP 11032784 A JP11032784 A JP 11032784A JP 3278499 A JP3278499 A JP 3278499A JP 2000232075 A JP2000232075 A JP 2000232075A
- Authority
- JP
- Japan
- Prior art keywords
- type
- ion implantation
- silicon substrate
- layer
- implanted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 87
- 239000012535 impurity Substances 0.000 claims abstract description 78
- 238000000034 method Methods 0.000 claims description 40
- 238000009792 diffusion process Methods 0.000 claims description 25
- 238000005468 ion implantation Methods 0.000 abstract description 95
- 150000002500 ions Chemical class 0.000 abstract description 74
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 72
- 229910052710 silicon Inorganic materials 0.000 abstract description 72
- 239000010703 silicon Substances 0.000 abstract description 72
- 150000004767 nitrides Chemical class 0.000 abstract description 42
- 238000002513 implantation Methods 0.000 abstract description 22
- 230000015572 biosynthetic process Effects 0.000 abstract description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 10
- 229920005591 polysilicon Polymers 0.000 abstract description 10
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 abstract description 10
- 229910021342 tungsten silicide Inorganic materials 0.000 abstract description 10
- 239000007943 implant Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 124
- 125000006850 spacer group Chemical group 0.000 description 15
- 238000010438 heat treatment Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 9
- 238000000206 photolithography Methods 0.000 description 9
- 238000005530 etching Methods 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000006073 displacement reaction Methods 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 半導体装置、特にポケット層を有するＭＯＳ
ＦＥＴの製造工程において、微細化により不純物イオン
をシリコン基板に対して斜め方向から注入することが困
難になった場合でも、確実にポケット層を有するＭＯＳ
ＦＥＴを形成する。 【構成】 Ｐ型シリコン基板１１０上にゲート酸化膜１
１１、ポリシリコン１１２およびタングステンシリサイ
ド１１３からなるゲート電極１５０、窒化膜パターン１
４０を選択的に形成した後、Ｐ型の不純物イオン注入を
Ｐ型シリコン基板に対して垂直に行う。そして、このＰ
型の不純物イオン注入により形成されたＰ型イオン注入
領域１２０を他のイオン注入領域を形成する前に拡散さ
せて活性化し、ポケット層１２０ａを形成する。
ＦＥＴの製造工程において、微細化により不純物イオン
をシリコン基板に対して斜め方向から注入することが困
難になった場合でも、確実にポケット層を有するＭＯＳ
ＦＥＴを形成する。 【構成】 Ｐ型シリコン基板１１０上にゲート酸化膜１
１１、ポリシリコン１１２およびタングステンシリサイ
ド１１３からなるゲート電極１５０、窒化膜パターン１
４０を選択的に形成した後、Ｐ型の不純物イオン注入を
Ｐ型シリコン基板に対して垂直に行う。そして、このＰ
型の不純物イオン注入により形成されたＰ型イオン注入
領域１２０を他のイオン注入領域を形成する前に拡散さ
せて活性化し、ポケット層１２０ａを形成する。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置、特にポケ
ット層を用いたＭＯＳＦＥＴの製造方法に関するもので
ある。
ット層を用いたＭＯＳＦＥＴの製造方法に関するもので
ある。
【０００２】
【従来の技術】ＭＯＳＦＥＴ（Metal Oxide Semiconduc
tor Field Effect Transistor）においては、ゲート長
を縮小する上で問題となってくる短チャネル効果を抑制
するために、ソース・ドレインとチャネル領域に挟まれ
た領域に、低濃度かつ浅接合でソース・ドレインと同じ
導電型の不純物層であるＬＤＤ（Lightly Doped Drai
n）層を有する構造がよく用いられている。しかし、ゲ
ート長が0.25μｍ以下になってくると、ＬＤＤ構造だけ
では短チャネル効果を抑制することは困難になってく
る。そこで、ポケット層を有する構造を用いられること
が多くなってきた。
tor Field Effect Transistor）においては、ゲート長
を縮小する上で問題となってくる短チャネル効果を抑制
するために、ソース・ドレインとチャネル領域に挟まれ
た領域に、低濃度かつ浅接合でソース・ドレインと同じ
導電型の不純物層であるＬＤＤ（Lightly Doped Drai
n）層を有する構造がよく用いられている。しかし、ゲ
ート長が0.25μｍ以下になってくると、ＬＤＤ構造だけ
では短チャネル効果を抑制することは困難になってく
る。そこで、ポケット層を有する構造を用いられること
が多くなってきた。
【０００３】ポケット層は、ソース・ドレインと異なる
導電型の不純物を、動作時にチャネル領域下で空乏層が
広がる部分に形成する必要がある。そのために、半導体
基板表面に対して斜め方向からイオン注入を行う。これ
により形成されたイオン注入領域を、他のイオン注入領
域、例えばソース・ドレインとなるイオン注入領域など
を形成した後、これらと同時に活性化させて形成する。
導電型の不純物を、動作時にチャネル領域下で空乏層が
広がる部分に形成する必要がある。そのために、半導体
基板表面に対して斜め方向からイオン注入を行う。これ
により形成されたイオン注入領域を、他のイオン注入領
域、例えばソース・ドレインとなるイオン注入領域など
を形成した後、これらと同時に活性化させて形成する。
【０００４】図７および８は従来のＭＯＳＦＥＴの形成
工程を示す断面工程図である。これを用いて従来におけ
るポケット層を有するＭＯＳＦＥＴの形成プロセスを以
下に簡単に説明する。
工程を示す断面工程図である。これを用いて従来におけ
るポケット層を有するＭＯＳＦＥＴの形成プロセスを以
下に簡単に説明する。
【０００５】まず図７（Ａ）に示すように、Ｐ型シリコ
ン基板４１０上に酸化膜、ポリシリコン膜、タングステ
ンシリサイド膜および窒化膜を順に形成する。それから
これらの４層の膜をパターニングしてゲート酸化膜４１
１、ポリシリコン４１２とタングステンシリサイド４１
３からなるゲート電極４５０、および窒化膜パターン４
４０を選択的に形成する。それからＰ型シリコン基板４
１０中に、Ｐ型の不純物イオン、例えばＢＦ2 +を、窒化
膜パターン４１４およびゲート電極４５０をマスクにし
て、図７（Ａ）の矢印で示すようにＰ型シリコン基板４
１０の表面に対して斜め方向から注入し、Ｐ型イオン注
入領域４２０を形成する。
ン基板４１０上に酸化膜、ポリシリコン膜、タングステ
ンシリサイド膜および窒化膜を順に形成する。それから
これらの４層の膜をパターニングしてゲート酸化膜４１
１、ポリシリコン４１２とタングステンシリサイド４１
３からなるゲート電極４５０、および窒化膜パターン４
４０を選択的に形成する。それからＰ型シリコン基板４
１０中に、Ｐ型の不純物イオン、例えばＢＦ2 +を、窒化
膜パターン４１４およびゲート電極４５０をマスクにし
て、図７（Ａ）の矢印で示すようにＰ型シリコン基板４
１０の表面に対して斜め方向から注入し、Ｐ型イオン注
入領域４２０を形成する。
【０００６】次に図７（Ｂ）に示すように、Ｐ型シリコ
ン基板４１０中に、Ｎ型の不純物イオン、例えばＡｓ+
を窒化膜パターン４１４およびゲート電極４５０をマス
クにして、図７（Ｂ）の矢印で示すようにＰ型シリコン
基板４１０の表面に対して垂直に注入し、Ｎ型イオン注
入領域４４４を形成する。このイオン注入でのドーズ量
は図７（Ｃ）におけるソース・ドレイン層４２３ａ形成
のために行うイオン注入のドーズ量の100分の1程度であ
る。
ン基板４１０中に、Ｎ型の不純物イオン、例えばＡｓ+
を窒化膜パターン４１４およびゲート電極４５０をマス
クにして、図７（Ｂ）の矢印で示すようにＰ型シリコン
基板４１０の表面に対して垂直に注入し、Ｎ型イオン注
入領域４４４を形成する。このイオン注入でのドーズ量
は図７（Ｃ）におけるソース・ドレイン層４２３ａ形成
のために行うイオン注入のドーズ量の100分の1程度であ
る。
【０００７】次に図７（Ｃ）に示すように、ゲート電極
４５０、窒化膜パターン４４０およびゲート酸化膜４１
１の側壁に窒化膜からなるサイドウォールスペーサ５４
１を選択的に形成し、次にＰ型シリコン基板４１０中
に、Ｎ型の不純物イオン、例えばＡｓ+をサイドウォー
ルスペーサ４４１および窒化膜パターン４４０をマスク
にして、Ｐ型シリコン基板４１０の表面に対して垂直に
注入し、Ｎ型イオン注入領域４２３を形成する。
４５０、窒化膜パターン４４０およびゲート酸化膜４１
１の側壁に窒化膜からなるサイドウォールスペーサ５４
１を選択的に形成し、次にＰ型シリコン基板４１０中
に、Ｎ型の不純物イオン、例えばＡｓ+をサイドウォー
ルスペーサ４４１および窒化膜パターン４４０をマスク
にして、Ｐ型シリコン基板４１０の表面に対して垂直に
注入し、Ｎ型イオン注入領域４２３を形成する。
【０００８】次に図８（Ａ）に示すように熱処理を行う
ことで、今までに形成した各イオン注入領域４２０、４
４４、４２３をそれぞれ活性化させ、イオン注入領域４
２０からポケット層４２０ａを、イオン注入領域４４４
からＬＤＤ層４４４ａを、そしてイオン注入領域４２３
からはソース・ドレイン層４２３ａを形成する。それか
ら全面にＳｉＯ2などの絶縁性の層間膜４１５を形成
し、ソース・ドレイン層４２３ａの上部にコンタクトホ
ール４３０を開口させる。
ことで、今までに形成した各イオン注入領域４２０、４
４４、４２３をそれぞれ活性化させ、イオン注入領域４
２０からポケット層４２０ａを、イオン注入領域４４４
からＬＤＤ層４４４ａを、そしてイオン注入領域４２３
からはソース・ドレイン層４２３ａを形成する。それか
ら全面にＳｉＯ2などの絶縁性の層間膜４１５を形成
し、ソース・ドレイン層４２３ａの上部にコンタクトホ
ール４３０を開口させる。
【０００９】次に図８（Ｂ）に示すように、コンタクト
ホール４３０内にコンタクト層４３２を埋め込み、この
コンタクト層４３２の上に配線層４３１を形成する。
ホール４３０内にコンタクト層４３２を埋め込み、この
コンタクト層４３２の上に配線層４３１を形成する。
【００１０】
【発明が解決しようとする課題】以上に述べたように従
来のポケット層の形成工程では、シリコン基板表面に対
して斜め方向からイオン注入を行い、動作時にチャネル
領域下で空乏層が広がる部分にイオン注入領域を形成
し、その後、このイオン注入領域を活性化することによ
ってポケット層を形成していた。
来のポケット層の形成工程では、シリコン基板表面に対
して斜め方向からイオン注入を行い、動作時にチャネル
領域下で空乏層が広がる部分にイオン注入領域を形成
し、その後、このイオン注入領域を活性化することによ
ってポケット層を形成していた。
【００１１】しかしながら、微細化が進みデザインルー
ルが例えば0.18μｍ以下になってくると、ゲート電極同
士の間隔がゲート電極の高さに比べて狭くなり、シリコ
ン基板表面に対して斜め方向からイオン注入を行うと、
隣のゲート電極の陰に隠れて不純物イオンが注入されな
い、シャドー効果が現れはじめる。こうなるとイオン注
入領域が、動作時にチャネル領域下で空乏層が広がる部
分にまで形成されなくなる。つまり、ポケット層を形成
することができなくなる。一方、全イオン注入領域形成
後に、イオン注入層を拡散する時間を長くして、ポケッ
ト層を形成する方法を用いると、他のイオン注入層、例
えばソース・ドレインとなるイオン注入層が拡散しすぎ
てしまい、デバイス特性を劣化させてしまう。
ルが例えば0.18μｍ以下になってくると、ゲート電極同
士の間隔がゲート電極の高さに比べて狭くなり、シリコ
ン基板表面に対して斜め方向からイオン注入を行うと、
隣のゲート電極の陰に隠れて不純物イオンが注入されな
い、シャドー効果が現れはじめる。こうなるとイオン注
入領域が、動作時にチャネル領域下で空乏層が広がる部
分にまで形成されなくなる。つまり、ポケット層を形成
することができなくなる。一方、全イオン注入領域形成
後に、イオン注入層を拡散する時間を長くして、ポケッ
ト層を形成する方法を用いると、他のイオン注入層、例
えばソース・ドレインとなるイオン注入層が拡散しすぎ
てしまい、デバイス特性を劣化させてしまう。
【００１２】本発明の目的は、短チャネル効果がより顕
著となるデザインルール0.18μｍ以下の世代の半導体装
置においても、ポケット層を確実に形成できる半導体装
置の製造方法を提供することにある。
著となるデザインルール0.18μｍ以下の世代の半導体装
置においても、ポケット層を確実に形成できる半導体装
置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】上述の目的を達成するた
め、本発明の半導体装置の製造方法では、第１導電型の
半導体基板表面上に、ゲート絶縁膜およびゲート絶縁膜
上に位置するゲート電極を選択的に形成する。次に第１
導電型の不純物を、ゲート電極をマスクにして半導体基
板表面に対して垂直に導入することにより、半導体基板
中の所定の深さに第１導電型のイオン注入領域を形成す
る。このイオン注入領域をゲート電極に対応するチャネ
ル領域の直下に位置するよう拡散させることにより、活
性化する。その後ゲート電極をマスクにして、第２導電
型の不純物を半導体基板表面より所定の深さに導入する
ことにより、第２導電型のイオン注入領域を形成する。
それからこれを活性化させて第２導電型のソースおよび
ドレインを形成する。
め、本発明の半導体装置の製造方法では、第１導電型の
半導体基板表面上に、ゲート絶縁膜およびゲート絶縁膜
上に位置するゲート電極を選択的に形成する。次に第１
導電型の不純物を、ゲート電極をマスクにして半導体基
板表面に対して垂直に導入することにより、半導体基板
中の所定の深さに第１導電型のイオン注入領域を形成す
る。このイオン注入領域をゲート電極に対応するチャネ
ル領域の直下に位置するよう拡散させることにより、活
性化する。その後ゲート電極をマスクにして、第２導電
型の不純物を半導体基板表面より所定の深さに導入する
ことにより、第２導電型のイオン注入領域を形成する。
それからこれを活性化させて第２導電型のソースおよび
ドレインを形成する。
【００１４】
【発明の実施の形態】図１および図2は本発明の半導体
装置の製造方法の第1の実施の形態について説明するた
めの断面工程図である。以下、図１および図2を用いて
本発明の第1の実施の形態について説明する。
装置の製造方法の第1の実施の形態について説明するた
めの断面工程図である。以下、図１および図2を用いて
本発明の第1の実施の形態について説明する。
【００１５】本発明の第1の実施の形態を用いて、ＮＭ
ＯＳＦＥＴ（N-type Metal Oxide Semiconductor Fiel
d Effect Transistor）を製造する場合について説明す
る。
ＯＳＦＥＴ（N-type Metal Oxide Semiconductor Fiel
d Effect Transistor）を製造する場合について説明す
る。
【００１６】まず、図1（Ａ）に示すように、Ｐ型シリ
コン基板１１０上に酸化膜、ポリシリコン膜、タングス
テンシリサイド膜および窒化膜を順に形成する。そして
これらの４層の膜をパターニングしてゲート酸化膜１１
１、ポリシリコン１１２とタングステンシリサイド１１
３からなるゲート電極１５０、および窒化膜パターン１
４０を選択的に形成する。
コン基板１１０上に酸化膜、ポリシリコン膜、タングス
テンシリサイド膜および窒化膜を順に形成する。そして
これらの４層の膜をパターニングしてゲート酸化膜１１
１、ポリシリコン１１２とタングステンシリサイド１１
３からなるゲート電極１５０、および窒化膜パターン１
４０を選択的に形成する。
【００１７】次に、Ｐ型シリコン基板１１０中に窒化膜
パターン１１４およびゲート電極１５０をマスクにし
て、Ｐ型シリコン基板１１０の表面に対して図１（Ａ）
の矢印で示すように垂直にＰ型の不純物イオンを注入し
て、Ｐ型イオン注入領域１２０を形成する。図１（Ａ）
の工程のパラメータおよび条件は以下の通りである。注
入する不純物イオンの種類：ＢＦ2 +、イオン注入エネル
ギー：約30keV、Ｐ型シリコン基板１１０の表面からの
注入深さ：0.07〜0.10μｍ、ドーズ量：約1013/cm2。
パターン１１４およびゲート電極１５０をマスクにし
て、Ｐ型シリコン基板１１０の表面に対して図１（Ａ）
の矢印で示すように垂直にＰ型の不純物イオンを注入し
て、Ｐ型イオン注入領域１２０を形成する。図１（Ａ）
の工程のパラメータおよび条件は以下の通りである。注
入する不純物イオンの種類：ＢＦ2 +、イオン注入エネル
ギー：約30keV、Ｐ型シリコン基板１１０の表面からの
注入深さ：0.07〜0.10μｍ、ドーズ量：約1013/cm2。
【００１８】次に図１（Ｂ）に示すように、Ｐ型イオン
注入領域１２０を動作時にチャネル領域下で空乏層が広
がる部分にまで熱拡散させるため、800〜850℃で60〜90
分、熱処理を行う。この熱処理によって、Ｐ型イオン注
入領域１２０は拡散されることにより活性化されてポケ
ット層１２０ａとなる。
注入領域１２０を動作時にチャネル領域下で空乏層が広
がる部分にまで熱拡散させるため、800〜850℃で60〜90
分、熱処理を行う。この熱処理によって、Ｐ型イオン注
入領域１２０は拡散されることにより活性化されてポケ
ット層１２０ａとなる。
【００１９】次に図１（Ｃ）に示すように、Ｐ型シリコ
ン基板１１０中に窒化膜パターン１１４およびゲート電
極１５０をマスクにして、Ｐ型シリコン基板１１０の表
面に対して図１（Ｃ）の矢印で示すように垂直にＮ型の
不純物イオンを注入して、Ｎ型イオン注入領域１４４を
形成する。図１（Ｃ）の工程のパラメータおよび条件は
以下の通りである。注入する不純物イオンの種類：Ａｓ
+、イオン注入エネルギー：約20〜30keV、Ｐ型シリコン
基板の表面からの注入深さ：約0.04〜0.07μm、ドーズ
量：約2×1013〜5×1013/cm2。
ン基板１１０中に窒化膜パターン１１４およびゲート電
極１５０をマスクにして、Ｐ型シリコン基板１１０の表
面に対して図１（Ｃ）の矢印で示すように垂直にＮ型の
不純物イオンを注入して、Ｎ型イオン注入領域１４４を
形成する。図１（Ｃ）の工程のパラメータおよび条件は
以下の通りである。注入する不純物イオンの種類：Ａｓ
+、イオン注入エネルギー：約20〜30keV、Ｐ型シリコン
基板の表面からの注入深さ：約0.04〜0.07μm、ドーズ
量：約2×1013〜5×1013/cm2。
【００２０】次に図２（Ａ）に示すように、ゲート電極
１５０、窒化膜パターン１４０およびゲート酸化膜１１
１の側壁に窒化膜からなるサイドウォールスペーサ１４
１を形成する。
１５０、窒化膜パターン１４０およびゲート酸化膜１１
１の側壁に窒化膜からなるサイドウォールスペーサ１４
１を形成する。
【００２１】そして、Ｐ型シリコン基板１１０中に、サ
イドウォールスペーサ１４１および窒化膜パターン１４
０をマスクにして、Ｐ型シリコン基板１１０の表面に対
して垂直にＮ型の不純物イオンを注入して、Ｎ型イオン
注入領域１２３を形成する。図２（Ａ）の工程のパラメ
ータおよび条件は以下の通りである。注入する不純物イ
オンの種類：Ａｓ+、イオン注入エネルギー：約50keV、
Ｐ型シリコン基板１１０の表面からの注入深さ：約0.1
μm、ドーズ量：約5×1015/cm2。
イドウォールスペーサ１４１および窒化膜パターン１４
０をマスクにして、Ｐ型シリコン基板１１０の表面に対
して垂直にＮ型の不純物イオンを注入して、Ｎ型イオン
注入領域１２３を形成する。図２（Ａ）の工程のパラメ
ータおよび条件は以下の通りである。注入する不純物イ
オンの種類：Ａｓ+、イオン注入エネルギー：約50keV、
Ｐ型シリコン基板１１０の表面からの注入深さ：約0.1
μm、ドーズ量：約5×1015/cm2。
【００２２】次に図２（Ｂ）に示すように、約1000℃に
おいて約10秒熱処理を行う。この熱処理によって、Ｎ型
イオン注入領域１２３は活性化されてソース・ドレイン
層１２３ａとなり、Ｎ型イオン注入領域１４４は活性化
されてＬＤＤ層１４４ａとなる。次に、全面にＳｉＯ2
などの絶縁性の層間膜１１５を堆積させ、それからソー
ス・ドレイン層１２３ａの上部に、フォトリソグラフィ
ー工程とエッチング工程を行って、コンタクトホール１
３０を開口させる。
おいて約10秒熱処理を行う。この熱処理によって、Ｎ型
イオン注入領域１２３は活性化されてソース・ドレイン
層１２３ａとなり、Ｎ型イオン注入領域１４４は活性化
されてＬＤＤ層１４４ａとなる。次に、全面にＳｉＯ2
などの絶縁性の層間膜１１５を堆積させ、それからソー
ス・ドレイン層１２３ａの上部に、フォトリソグラフィ
ー工程とエッチング工程を行って、コンタクトホール１
３０を開口させる。
【００２３】次に図２（Ｃ）に示すように、コンタクト
層１３２を形成するため導電層を全面に堆積させ、エッ
チバックまたはＣＭＰ（Chemical Mechanical Polishin
g）を行ってコンタクトホール内１３０にコンタクト層
１３２を形成する。最後に配線層１３１を堆積させてフ
ォトリソグラフィー工程とエッチング工程でパターニン
グする。なお、コンタクト層１３２を配線層として用い
ることも可能である。
層１３２を形成するため導電層を全面に堆積させ、エッ
チバックまたはＣＭＰ（Chemical Mechanical Polishin
g）を行ってコンタクトホール内１３０にコンタクト層
１３２を形成する。最後に配線層１３１を堆積させてフ
ォトリソグラフィー工程とエッチング工程でパターニン
グする。なお、コンタクト層１３２を配線層として用い
ることも可能である。
【００２４】なお窒化膜パターン１４０およびサイドウ
ォールスペーサ１４１は、図２（Ｂ）におけるソース・
ドレイン層１２３ａの上部にコンタクトホール１３０を
開口するとき、フォトリソグラフィー工程におけるマス
ク合わせのずれに起因して、コンタクトホールの開口位
置がずれた場合に生じる、ゲート電極１５０の露出を防
ぐ役割がある。もしも、ゲート電極１５０が露出した状
態で図２（Ｂ）に示したコンタクトホール１３０に図２
（Ｃ）に示したコンタクト層１３２を形成すると、この
コンタクト層１３２と、露出したゲート電極１５０が電
気的に接触し、ショートしてしまう。したがって、ゲー
ト電極１５０上に窒化膜パターン１４０を、およびゲー
ト電極１５０、窒化膜パターン１４０およびゲート酸化
膜１１１の側壁にサイドウォールスペーサ１４１を配し
ておくことによって上記のずれに対する問題を解消でき
る。
ォールスペーサ１４１は、図２（Ｂ）におけるソース・
ドレイン層１２３ａの上部にコンタクトホール１３０を
開口するとき、フォトリソグラフィー工程におけるマス
ク合わせのずれに起因して、コンタクトホールの開口位
置がずれた場合に生じる、ゲート電極１５０の露出を防
ぐ役割がある。もしも、ゲート電極１５０が露出した状
態で図２（Ｂ）に示したコンタクトホール１３０に図２
（Ｃ）に示したコンタクト層１３２を形成すると、この
コンタクト層１３２と、露出したゲート電極１５０が電
気的に接触し、ショートしてしまう。したがって、ゲー
ト電極１５０上に窒化膜パターン１４０を、およびゲー
ト電極１５０、窒化膜パターン１４０およびゲート酸化
膜１１１の側壁にサイドウォールスペーサ１４１を配し
ておくことによって上記のずれに対する問題を解消でき
る。
【００２５】上述した通り、本発明の第１の実施の形態
の半導体装置の製造方法では、ポケット層１２０ａとな
るＰ型イオン注入領域１２０は、ソース・ドレイン層１
２３ａを形成する前に独立して熱拡散するため、ソース
・ドレイン層１２３ａの形成工程に影響を与えずに、ポ
ケット層となるＰ型イオン注入領域１２０の拡散条件を
任意に設定できる。つまり、Ｐ型イオン注入領域１２０
をイオン注入によって直接、動作時にチャネル領域下で
空乏層が広がる部分に形成しなくてもいい。したがって
Ｐ型の不純物のイオンをＰ型シリコン基板１１０の表面
に対して垂直に注入することが可能になるので、Ｐ型の
不純物のイオンをゲート電極１５０によって遮られるこ
となく注入できる。したがってゲート電極１５０の高さ
が高く、隣り合うゲート電極１５０同士の間隔が狭い場
合でも、ポケット層１２０ａを動作時にチャネル領域下
で空乏層が広がる部分に形成することができ、これによ
り十分な短チャネル効果の抑制を行うことが可能にな
る。
の半導体装置の製造方法では、ポケット層１２０ａとな
るＰ型イオン注入領域１２０は、ソース・ドレイン層１
２３ａを形成する前に独立して熱拡散するため、ソース
・ドレイン層１２３ａの形成工程に影響を与えずに、ポ
ケット層となるＰ型イオン注入領域１２０の拡散条件を
任意に設定できる。つまり、Ｐ型イオン注入領域１２０
をイオン注入によって直接、動作時にチャネル領域下で
空乏層が広がる部分に形成しなくてもいい。したがって
Ｐ型の不純物のイオンをＰ型シリコン基板１１０の表面
に対して垂直に注入することが可能になるので、Ｐ型の
不純物のイオンをゲート電極１５０によって遮られるこ
となく注入できる。したがってゲート電極１５０の高さ
が高く、隣り合うゲート電極１５０同士の間隔が狭い場
合でも、ポケット層１２０ａを動作時にチャネル領域下
で空乏層が広がる部分に形成することができ、これによ
り十分な短チャネル効果の抑制を行うことが可能にな
る。
【００２６】さらにＬＤＤ層１４４ａは、ポケット層１
２０ａ形成の後に形成されるため、ポケット層１２０ａ
形成工程に影響を与えることなく、形成することができ
る。これは、ポケット層１２０ａとなるＰ型イオン注入
領域１２０はＬＤＤ層１４４ａとなるイオン注入領域１
４４を形成する前に独立して熱拡散することができるか
らである。
２０ａ形成の後に形成されるため、ポケット層１２０ａ
形成工程に影響を与えることなく、形成することができ
る。これは、ポケット層１２０ａとなるＰ型イオン注入
領域１２０はＬＤＤ層１４４ａとなるイオン注入領域１
４４を形成する前に独立して熱拡散することができるか
らである。
【００２７】本発明の第1の実施の形態ではＮＭＯＳＦ
ＥＴを例にして説明したが、これに限られたものではな
く、ＰＭＯＳＦＥＴ（P-type Metal Oxide Semiconduc
torField Effect Transistor）を製造する場合に用いて
もよい。ＰＭＯＳＦＥＴを製造する場合には、Ｐ型シリ
コン基板１１０の代わりにＮ型シリコン基板を用いる。
さらに図１（Ａ）の工程においては、Ｐ型イオン注入領
域１２０形成のためのＰ型の不純物イオン注入の代わり
にＮ型の不純物イオンを注入して、Ｎ型イオン注入領域
を形成する。図１（Ａ）の工程のパラメータおよび条件
は以下の通りである。注入する不純物イオンの種類：Ｐ
+またはＡｓ+、イオン注入エネルギー：Ｐ+の場合は約7
0keV、Ａｓ+の場合は約150keV、Ｎ型シリコン基板の表
面からの注入深さ：0.07〜0.10μｍ、ドーズ量：約1013
/cm2。
ＥＴを例にして説明したが、これに限られたものではな
く、ＰＭＯＳＦＥＴ（P-type Metal Oxide Semiconduc
torField Effect Transistor）を製造する場合に用いて
もよい。ＰＭＯＳＦＥＴを製造する場合には、Ｐ型シリ
コン基板１１０の代わりにＮ型シリコン基板を用いる。
さらに図１（Ａ）の工程においては、Ｐ型イオン注入領
域１２０形成のためのＰ型の不純物イオン注入の代わり
にＮ型の不純物イオンを注入して、Ｎ型イオン注入領域
を形成する。図１（Ａ）の工程のパラメータおよび条件
は以下の通りである。注入する不純物イオンの種類：Ｐ
+またはＡｓ+、イオン注入エネルギー：Ｐ+の場合は約7
0keV、Ａｓ+の場合は約150keV、Ｎ型シリコン基板の表
面からの注入深さ：0.07〜0.10μｍ、ドーズ量：約1013
/cm2。
【００２８】さらに図１（Ｃ）の工程においては、Ｎ型
イオン注入領域１４４形成のためのイオン注入の代わり
にＰ型の不純物イオンを注入して、Ｐ型イオン注入領域
を形成する。図１（Ｃ）の工程のパラメータおよび条件
は以下の通りである。注入する不純物イオンの種類：Ｂ
Ｆ2 +、イオン注入エネルギー：約20〜30keV、Ｎ型シリ
コン基板の表面からの注入深さ：約0.04〜0.07μm、ド
ーズ量：約2×1013〜5×1013/cm2。
イオン注入領域１４４形成のためのイオン注入の代わり
にＰ型の不純物イオンを注入して、Ｐ型イオン注入領域
を形成する。図１（Ｃ）の工程のパラメータおよび条件
は以下の通りである。注入する不純物イオンの種類：Ｂ
Ｆ2 +、イオン注入エネルギー：約20〜30keV、Ｎ型シリ
コン基板の表面からの注入深さ：約0.04〜0.07μm、ド
ーズ量：約2×1013〜5×1013/cm2。
【００２９】そして図２（Ａ）の工程においては、Ｎ型
イオン注入領域１２３形成のためのイオン注入の代わり
にＰ型の不純物イオンを注入して、Ｐ型イオン注入領域
を形成する。図２（Ａ）の工程のパラメータおよび条件
は以下の通りである。注入する不純物イオンの種類：Ｂ
Ｆ2 +、イオン注入エネルギー：約40keV、Ｎ型シリコン
基板の表面からの注入深さ：約0.15μm、ドーズ量：約3
×1015/cm2。
イオン注入領域１２３形成のためのイオン注入の代わり
にＰ型の不純物イオンを注入して、Ｐ型イオン注入領域
を形成する。図２（Ａ）の工程のパラメータおよび条件
は以下の通りである。注入する不純物イオンの種類：Ｂ
Ｆ2 +、イオン注入エネルギー：約40keV、Ｎ型シリコン
基板の表面からの注入深さ：約0.15μm、ドーズ量：約3
×1015/cm2。
【００３０】その他の手順はＮＭＯＳＦＥＴの場合と同
じである。
じである。
【００３１】本実施例の半導体装置の製造方法は、半導
体基板の一部に半導体基板と異なる導電型の基体を形成
し、この基体の表面上に半導体装置を形成する場合にも
適用することができる。
体基板の一部に半導体基板と異なる導電型の基体を形成
し、この基体の表面上に半導体装置を形成する場合にも
適用することができる。
【００３２】また本実施例ではＰ型シリコン基板１１０
上の酸化膜を、ゲート電極１５０や窒化膜パターン１４
０と同時にパターニングして、ゲート酸化膜１１１を形
成しているが、この方法に限られるものではなく、Ｐ型
シリコン基板１１０上の酸化膜のパターニングによるゲ
ート酸化膜１１１の形成は、ポケット層１２０ａ形成
後、Ｎ型イオン注入領域１４４形成前に行ってもよい。
上の酸化膜を、ゲート電極１５０や窒化膜パターン１４
０と同時にパターニングして、ゲート酸化膜１１１を形
成しているが、この方法に限られるものではなく、Ｐ型
シリコン基板１１０上の酸化膜のパターニングによるゲ
ート酸化膜１１１の形成は、ポケット層１２０ａ形成
後、Ｎ型イオン注入領域１４４形成前に行ってもよい。
【００３３】あるいはＬＤＤ層１４４ａの代わりに、エ
クステンション層を形成してもよい。このとき、不純物
イオン注入の条件は以下の通りである。注入する不純物
イオンの種類：ＮＭＯＳＦＥＴの場合Ａｓ+、ＰＭＯＳ
ＦＥＴの場合ＢＦ2 +、イオン注入エネルギー：約5〜10k
eV、Ｐ型シリコン基板の表面からの注入深さ：約0.03〜
0.05μm、ドーズ量：ＮＭＯＳＦＥＴの場合約3×1014〜
1×1015/cm2、ＰＭＯＳＦＥＴの場合約1×1014〜5×10
14/cm2。
クステンション層を形成してもよい。このとき、不純物
イオン注入の条件は以下の通りである。注入する不純物
イオンの種類：ＮＭＯＳＦＥＴの場合Ａｓ+、ＰＭＯＳ
ＦＥＴの場合ＢＦ2 +、イオン注入エネルギー：約5〜10k
eV、Ｐ型シリコン基板の表面からの注入深さ：約0.03〜
0.05μm、ドーズ量：ＮＭＯＳＦＥＴの場合約3×1014〜
1×1015/cm2、ＰＭＯＳＦＥＴの場合約1×1014〜5×10
14/cm2。
【００３４】図３および図4は本発明の半導体装置の製
造方法の第２の実施の形態について説明するための断面
工程図である。以下、図３および図4を用いて本発明の
第２の実施の形態について説明する。
造方法の第２の実施の形態について説明するための断面
工程図である。以下、図３および図4を用いて本発明の
第２の実施の形態について説明する。
【００３５】本発明の第２の実施の形態を用いて、ＮＭ
ＯＳＦＥＴを製造する場合について説明する。
ＯＳＦＥＴを製造する場合について説明する。
【００３６】まず、図３（Ａ）に示すように、Ｐ型シリ
コン基板２１０上に酸化膜、ポリシリコン膜、タングス
テンシリサイド膜および窒化膜を順に形成する。そして
これらの４層の膜をパターニングしてゲート酸化膜２１
１、ポリシリコン２１２とタングステンシリサイド２１
３からなるゲート電極２５０、および窒化膜パターン２
４０を選択的に形成する。
コン基板２１０上に酸化膜、ポリシリコン膜、タングス
テンシリサイド膜および窒化膜を順に形成する。そして
これらの４層の膜をパターニングしてゲート酸化膜２１
１、ポリシリコン２１２とタングステンシリサイド２１
３からなるゲート電極２５０、および窒化膜パターン２
４０を選択的に形成する。
【００３７】次に、Ｐ型シリコン基板２１０中に窒化膜
パターン２１４およびゲート電極２５０をマスクにし
て、Ｐ型シリコン基板２１０の表面に対して図３（Ａ）
の矢印で示すように垂直にＰ型の不純物イオンを注入し
て、Ｐ型イオン注入領域２２０を形成する。図３（Ａ）
の工程のパラメータおよび条件は以下の通りである。注
入する不純物イオンの種類：ＢＦ2 +、イオン注入エネル
ギー：約30keV、Ｐ型シリコン基板２１０の表面からの
注入深さ：0.07〜0.10μｍ、ドーズ量：約1013/cm2。
パターン２１４およびゲート電極２５０をマスクにし
て、Ｐ型シリコン基板２１０の表面に対して図３（Ａ）
の矢印で示すように垂直にＰ型の不純物イオンを注入し
て、Ｐ型イオン注入領域２２０を形成する。図３（Ａ）
の工程のパラメータおよび条件は以下の通りである。注
入する不純物イオンの種類：ＢＦ2 +、イオン注入エネル
ギー：約30keV、Ｐ型シリコン基板２１０の表面からの
注入深さ：0.07〜0.10μｍ、ドーズ量：約1013/cm2。
【００３８】次に図３（Ｂ）に示すように、約700℃に
おいて酸化膜などの外部拡散防止用膜２４２を0.03〜0.
04μm堆積させる。外部拡散防止用膜２４２の膜厚は、
Ｐ型イオン注入領域２２０中に含まれるＰ型の不純物イ
オンが熱処理時、Ｐ型シリコン基板２１０の外部に拡散
しない程度に設定されている。
おいて酸化膜などの外部拡散防止用膜２４２を0.03〜0.
04μm堆積させる。外部拡散防止用膜２４２の膜厚は、
Ｐ型イオン注入領域２２０中に含まれるＰ型の不純物イ
オンが熱処理時、Ｐ型シリコン基板２１０の外部に拡散
しない程度に設定されている。
【００３９】次に図３（Ｃ）に示すように、Ｐ型イオン
注入領域２２０を動作時にチャネル領域下で空乏層が広
がる部分に位置するように熱拡散させるため、800〜850
℃において60〜90分、熱処理を行う。この熱処理によっ
て、Ｐ型イオン注入領域２２０は拡散されることにより
活性化されてポケット層２２０ａとなる。
注入領域２２０を動作時にチャネル領域下で空乏層が広
がる部分に位置するように熱拡散させるため、800〜850
℃において60〜90分、熱処理を行う。この熱処理によっ
て、Ｐ型イオン注入領域２２０は拡散されることにより
活性化されてポケット層２２０ａとなる。
【００４０】次に図３（Ｄ）に示すように、外部拡散防
止用膜２４２を取り除く。それからＰ型シリコン基板２
１０中に窒化膜パターン２１４およびゲート電極２５０
をマスクにして、Ｐ型シリコン基板２１０の表面に対し
て図３（Ｄ）の矢印で示すように垂直にＮ型の不純物イ
オンを注入して、Ｎ型イオン注入領域２４４を形成す
る。図３（Ｄ）の工程のパラメータおよび条件は以下の
通りである。注入する不純物イオンの種類：Ａｓ+、イ
オン注入エネルギー：約20〜30keV、Ｐ型シリコン基板
の表面からの注入深さ：約0.04〜0.07μm、ドーズ量：
約2×1013〜5×1013/cm2。
止用膜２４２を取り除く。それからＰ型シリコン基板２
１０中に窒化膜パターン２１４およびゲート電極２５０
をマスクにして、Ｐ型シリコン基板２１０の表面に対し
て図３（Ｄ）の矢印で示すように垂直にＮ型の不純物イ
オンを注入して、Ｎ型イオン注入領域２４４を形成す
る。図３（Ｄ）の工程のパラメータおよび条件は以下の
通りである。注入する不純物イオンの種類：Ａｓ+、イ
オン注入エネルギー：約20〜30keV、Ｐ型シリコン基板
の表面からの注入深さ：約0.04〜0.07μm、ドーズ量：
約2×1013〜5×1013/cm2。
【００４１】次に図４（Ａ）に示すように、ゲート電極
２５０、窒化膜パターン２４０およびゲート酸化膜２１
１の側壁に窒化膜からなるサイドウォールスペーサ２４
１を形成する。
２５０、窒化膜パターン２４０およびゲート酸化膜２１
１の側壁に窒化膜からなるサイドウォールスペーサ２４
１を形成する。
【００４２】そして、Ｐ型シリコン基板２１０中に、サ
イドウォールスペーサ２４１および窒化膜パターン２４
０をマスクにして、Ｐ型シリコン基板２１０の表面に対
して垂直にＮ型の不純物イオンを注入して、Ｎ型イオン
注入領域２２３を形成する。図４（Ａ）の工程のパラメ
ータおよび条件は以下の通りである。注入する不純物イ
オンの種類：Ａｓ+、イオン注入エネルギー：約50keV、
Ｐ型シリコン基板２１０の表面からの注入深さ：約0.1
μm、ドーズ量：約5×1015/cm2。
イドウォールスペーサ２４１および窒化膜パターン２４
０をマスクにして、Ｐ型シリコン基板２１０の表面に対
して垂直にＮ型の不純物イオンを注入して、Ｎ型イオン
注入領域２２３を形成する。図４（Ａ）の工程のパラメ
ータおよび条件は以下の通りである。注入する不純物イ
オンの種類：Ａｓ+、イオン注入エネルギー：約50keV、
Ｐ型シリコン基板２１０の表面からの注入深さ：約0.1
μm、ドーズ量：約5×1015/cm2。
【００４３】次に図４（Ｂ）に示すように、約1000℃に
おいて約10秒熱処理を行う。この熱処理によって、Ｎ型
イオン注入領域２２３は活性化されてソース・ドレイン
層２２３ａとなり、 Ｎ型イオン注入領域２４４は活性
化されてＬＤＤ層２４４ａとなる。次に、全面にＳｉＯ
2などの絶縁性の層間膜２１５を堆積させ、それからソ
ース・ドレイン層２２３ａの上部に、フォトリソグラフ
ィー工程とエッチング工程を行って、コンタクトホール
２３０を開口させる。
おいて約10秒熱処理を行う。この熱処理によって、Ｎ型
イオン注入領域２２３は活性化されてソース・ドレイン
層２２３ａとなり、 Ｎ型イオン注入領域２４４は活性
化されてＬＤＤ層２４４ａとなる。次に、全面にＳｉＯ
2などの絶縁性の層間膜２１５を堆積させ、それからソ
ース・ドレイン層２２３ａの上部に、フォトリソグラフ
ィー工程とエッチング工程を行って、コンタクトホール
２３０を開口させる。
【００４４】次に図４（Ｃ）に示すように、コンタクト
層２３２を形成するため導電層を全面に堆積させ、エッ
チバックまたはＣＭＰを行ってコンタクトホール内２３
０にコンタクト層２３２を形成する。最後に配線層２３
１を堆積させてフォトリソグラフィー工程とエッチング
工程でパターニングする。なお、コンタクト層２３２を
配線層として用いることも可能である。
層２３２を形成するため導電層を全面に堆積させ、エッ
チバックまたはＣＭＰを行ってコンタクトホール内２３
０にコンタクト層２３２を形成する。最後に配線層２３
１を堆積させてフォトリソグラフィー工程とエッチング
工程でパターニングする。なお、コンタクト層２３２を
配線層として用いることも可能である。
【００４５】なお窒化膜パターン２４０およびサイドウ
ォールスペーサ２４１は、図４（Ｂ）におけるソース・
ドレイン層２２３ａの上部にコンタクトホール２３０を
開口するとき、フォトリソグラフィー工程におけるマス
ク合わせのずれに起因して、コンタクトホールの開口位
置がずれた場合に生じる、ゲート電極２５０の露出を防
ぐ役割がある。もしも、ゲート電極２５０が露出した状
態で図４（Ｂ）に示したコンタクトホール２３０に図４
（Ｃ）に示したコンタクト層２３２を形成すると、この
コンタクト層２３２と、露出したゲート電極２５０が電
気的に接触し、ショートしてしまう。したがって、ゲー
ト電極２５０上に窒化膜パターン２４０を、およびゲー
ト電極２５０、窒化膜パターン２４０およびゲート酸化
膜２１１の側壁にサイドウォールスペーサ２４１を配し
ておくことによって上記のずれに対する問題を解消でき
る。
ォールスペーサ２４１は、図４（Ｂ）におけるソース・
ドレイン層２２３ａの上部にコンタクトホール２３０を
開口するとき、フォトリソグラフィー工程におけるマス
ク合わせのずれに起因して、コンタクトホールの開口位
置がずれた場合に生じる、ゲート電極２５０の露出を防
ぐ役割がある。もしも、ゲート電極２５０が露出した状
態で図４（Ｂ）に示したコンタクトホール２３０に図４
（Ｃ）に示したコンタクト層２３２を形成すると、この
コンタクト層２３２と、露出したゲート電極２５０が電
気的に接触し、ショートしてしまう。したがって、ゲー
ト電極２５０上に窒化膜パターン２４０を、およびゲー
ト電極２５０、窒化膜パターン２４０およびゲート酸化
膜２１１の側壁にサイドウォールスペーサ２４１を配し
ておくことによって上記のずれに対する問題を解消でき
る。
【００４６】上述した通り、本発明の第２の実施の形態
の半導体装置の製造方法では、ポケット層２２０ａとな
るＰ型イオン注入領域２２０は、ソース・ドレイン層２
２３ａを形成する前に独立して熱拡散するため、ソース
・ドレイン層２２３ａの形成工程に影響を与えずに、ポ
ケット層となるＰ型イオン注入領域２２０の拡散条件を
任意に設定できる。つまり、Ｐ型イオン注入領域２２０
をイオン注入によって直接、動作時にチャネル領域下で
空乏層が広がる部分に形成しなくてもいい。したがって
Ｐ型の不純物のイオンをＰ型シリコン基板２１０の表面
に対して垂直に注入することが可能になるので、Ｐ型の
不純物のイオンをゲート電極２５０によって遮られるこ
となく注入できる。したがってゲート電極２５０の高さ
が高く、隣り合うゲート電極２５０同士の間隔が狭い場
合でも、ポケット層２２０ａを動作時にチャネル領域下
で空乏層が広がる部分に形成することができ。これによ
り十分な短チャネル効果の抑制を行うことが可能にな
る。
の半導体装置の製造方法では、ポケット層２２０ａとな
るＰ型イオン注入領域２２０は、ソース・ドレイン層２
２３ａを形成する前に独立して熱拡散するため、ソース
・ドレイン層２２３ａの形成工程に影響を与えずに、ポ
ケット層となるＰ型イオン注入領域２２０の拡散条件を
任意に設定できる。つまり、Ｐ型イオン注入領域２２０
をイオン注入によって直接、動作時にチャネル領域下で
空乏層が広がる部分に形成しなくてもいい。したがって
Ｐ型の不純物のイオンをＰ型シリコン基板２１０の表面
に対して垂直に注入することが可能になるので、Ｐ型の
不純物のイオンをゲート電極２５０によって遮られるこ
となく注入できる。したがってゲート電極２５０の高さ
が高く、隣り合うゲート電極２５０同士の間隔が狭い場
合でも、ポケット層２２０ａを動作時にチャネル領域下
で空乏層が広がる部分に形成することができ。これによ
り十分な短チャネル効果の抑制を行うことが可能にな
る。
【００４７】さらにＬＤＤ層２４４ａは、ポケット層２
２０ａ形成の後に形成されるため、ポケット層２２０ａ
形成工程に影響を与えることなく、形成することができ
る。つまり、ポケット層２２０ａとなるＰ型イオン注入
領域２２０はＬＤＤ層２４４ａとなるイオン注入領域１
４４を形成する前に独立して熱拡散することができるか
らである。
２０ａ形成の後に形成されるため、ポケット層２２０ａ
形成工程に影響を与えることなく、形成することができ
る。つまり、ポケット層２２０ａとなるＰ型イオン注入
領域２２０はＬＤＤ層２４４ａとなるイオン注入領域１
４４を形成する前に独立して熱拡散することができるか
らである。
【００４８】さらに、図３（Ｂ）に示した外部拡散防止
用膜２４２の堆積工程を有することにより、図３（Ｃ）
に示したＰ型イオン注入領域２２０を熱拡散によって活
性化させてポケット層２２０ａを形成するとき、Ｐ型イ
オン注入領域２２０中の不純物イオンが外部拡散防止用
膜２４２に遮断されるので、この不純物イオンがＰ型シ
リコン基板２１０の外に拡散していくことを防ぐことが
できる。
用膜２４２の堆積工程を有することにより、図３（Ｃ）
に示したＰ型イオン注入領域２２０を熱拡散によって活
性化させてポケット層２２０ａを形成するとき、Ｐ型イ
オン注入領域２２０中の不純物イオンが外部拡散防止用
膜２４２に遮断されるので、この不純物イオンがＰ型シ
リコン基板２１０の外に拡散していくことを防ぐことが
できる。
【００４９】本発明の第２の実施の形態ではＮＭＯＳＦ
ＥＴを例にして説明したが、これに限られたものではな
く、ＰＭＯＳＦＥＴを製造する場合に用いてもよい。
ＰＭＯＳＦＥＴを製造する場合には、Ｐ型シリコン基板
２１０の代わりにＮ型シリコン基板を用いる。さらに図
３（Ａ）の工程においては、Ｐ型イオン注入領域２２０
形成のためのＰ型のイオン注入の代わりにＮ型の不純物
イオンを注入して、Ｎ型イオン注入領域を形成する。図
３（Ａ）の工程のパラメータおよび条件は以下の通りで
ある。注入する不純物イオンの種類：Ｐ+またはＡｓ+、
イオン注入エネルギー： Ｐ+の場合は約70keV、Ａｓ+の
場合は約150keV、Ｎ型シリコン基板の表面からの注入深
さ：0.07〜0.10μｍ、ドーズ量：約1013/cm2。
ＥＴを例にして説明したが、これに限られたものではな
く、ＰＭＯＳＦＥＴを製造する場合に用いてもよい。
ＰＭＯＳＦＥＴを製造する場合には、Ｐ型シリコン基板
２１０の代わりにＮ型シリコン基板を用いる。さらに図
３（Ａ）の工程においては、Ｐ型イオン注入領域２２０
形成のためのＰ型のイオン注入の代わりにＮ型の不純物
イオンを注入して、Ｎ型イオン注入領域を形成する。図
３（Ａ）の工程のパラメータおよび条件は以下の通りで
ある。注入する不純物イオンの種類：Ｐ+またはＡｓ+、
イオン注入エネルギー： Ｐ+の場合は約70keV、Ａｓ+の
場合は約150keV、Ｎ型シリコン基板の表面からの注入深
さ：0.07〜0.10μｍ、ドーズ量：約1013/cm2。
【００５０】さらに図３（Ｄ）の工程においては、Ｎ型
イオン注入領域２４４形成のためのイオン注入の代わり
にＰ型の不純物イオンを注入して、Ｐ型イオン注入領域
を形成する。図３（Ｄ）の工程のパラメータおよび条件
は以下の通りである。注入する不純物イオンの種類：Ｂ
Ｆ2 +、イオン注入エネルギー：約20〜30keV、Ｎ型シリ
コン基板の表面からの注入深さ：約0.04〜0.07μm、ド
ーズ量：約2×1013〜5×1013/cm2。
イオン注入領域２４４形成のためのイオン注入の代わり
にＰ型の不純物イオンを注入して、Ｐ型イオン注入領域
を形成する。図３（Ｄ）の工程のパラメータおよび条件
は以下の通りである。注入する不純物イオンの種類：Ｂ
Ｆ2 +、イオン注入エネルギー：約20〜30keV、Ｎ型シリ
コン基板の表面からの注入深さ：約0.04〜0.07μm、ド
ーズ量：約2×1013〜5×1013/cm2。
【００５１】そして図４（Ａ）の工程においては、Ｎ型
イオン注入領域２２３形成のためのイオン注入の代わり
にＰ型の不純物イオンを注入して、Ｐ型イオン注入領域
を形成する。図４（Ａ）の工程のパラメータおよび条件
は以下の通りである。注入する不純物イオンの種類：Ｂ
Ｆ2 +、イオン注入エネルギー：約40keV、Ｎ型シリコン
基板の表面からの注入深さ：約0.15μm、ドーズ量：約3
×1015/cm2。
イオン注入領域２２３形成のためのイオン注入の代わり
にＰ型の不純物イオンを注入して、Ｐ型イオン注入領域
を形成する。図４（Ａ）の工程のパラメータおよび条件
は以下の通りである。注入する不純物イオンの種類：Ｂ
Ｆ2 +、イオン注入エネルギー：約40keV、Ｎ型シリコン
基板の表面からの注入深さ：約0.15μm、ドーズ量：約3
×1015/cm2。
【００５２】その他の手順はＮＭＯＳＦＥＴの場合と同
じである。
じである。
【００５３】本実施例の半導体装置の製造方法は、半導
体基板の一部に半導体基板と異なる導電型の基体を形成
し、この基体の表面上に半導体装置を形成する場合にも
使うことができる。
体基板の一部に半導体基板と異なる導電型の基体を形成
し、この基体の表面上に半導体装置を形成する場合にも
使うことができる。
【００５４】また本実施例ではＰ型シリコン基板２１０
上の酸化膜を、ゲート電極２５０や窒化膜パターン２４
０と同時にパターニングして、ゲート酸化膜２１１を形
成しているが、この方法に限られるものではなく、Ｐ型
シリコン基板２１０上の酸化膜のパターニングによるゲ
ート酸化膜２１１の形成は、外部拡散防止用膜２４２を
取り除くときに行ってもよい。
上の酸化膜を、ゲート電極２５０や窒化膜パターン２４
０と同時にパターニングして、ゲート酸化膜２１１を形
成しているが、この方法に限られるものではなく、Ｐ型
シリコン基板２１０上の酸化膜のパターニングによるゲ
ート酸化膜２１１の形成は、外部拡散防止用膜２４２を
取り除くときに行ってもよい。
【００５５】あるいはＬＤＤ層２４４ａの代わりに、エ
クステンション層を形成してもよい。このとき、不純物
イオン注入の条件は以下の通りである。注入する不純物
イオンの種類：ＮＭＯＳＦＥＴの場合Ａｓ+、ＰＭＯＳ
ＦＥＴの場合ＢＦ2 +、イオン注入エネルギー：約5〜10k
eV、Ｐ型シリコン基板の表面からの注入深さ：約0.03〜
0.05μm、ドーズ量：ＮＭＯＳＦＥＴの場合約3×1014〜
1×1015/cm2、ＰＭＯＳＦＥＴの場合約1×1014〜5×10
14/cm2。
クステンション層を形成してもよい。このとき、不純物
イオン注入の条件は以下の通りである。注入する不純物
イオンの種類：ＮＭＯＳＦＥＴの場合Ａｓ+、ＰＭＯＳ
ＦＥＴの場合ＢＦ2 +、イオン注入エネルギー：約5〜10k
eV、Ｐ型シリコン基板の表面からの注入深さ：約0.03〜
0.05μm、ドーズ量：ＮＭＯＳＦＥＴの場合約3×1014〜
1×1015/cm2、ＰＭＯＳＦＥＴの場合約1×1014〜5×10
14/cm2。
【００５６】図５および図６は本発明の半導体装置の製
造方法の第３の実施の形態について説明するための断面
工程図である。以下、図５および図６を用いて本発明の
第３の実施の形態について説明する。
造方法の第３の実施の形態について説明するための断面
工程図である。以下、図５および図６を用いて本発明の
第３の実施の形態について説明する。
【００５７】本発明の第３の実施の形態を用いてＮＭＯ
ＳＦＥＴを製造する場合について説明する。
ＳＦＥＴを製造する場合について説明する。
【００５８】まず、図５（Ａ）に示すように、Ｐ型シリ
コン基板３１０上に酸化膜、ポリシリコン膜、タングス
テンシリサイド膜および窒化膜を順に形成する。そして
これらの４層の膜をパターニングしてゲート酸化膜３１
１、ポリシリコン３１２とタングステンシリサイド３１
３からなるゲート電極３５０、および窒化膜パターン３
４０を選択的に形成する。
コン基板３１０上に酸化膜、ポリシリコン膜、タングス
テンシリサイド膜および窒化膜を順に形成する。そして
これらの４層の膜をパターニングしてゲート酸化膜３１
１、ポリシリコン３１２とタングステンシリサイド３１
３からなるゲート電極３５０、および窒化膜パターン３
４０を選択的に形成する。
【００５９】次に、Ｐ型シリコン基板３１０中に窒化膜
パターン３１４およびゲート電極３５０をマスクにし
て、Ｐ型シリコン基板３１０の表面に対して図５（Ａ）
の矢印で示すように垂直にＰ型の不純物イオンを注入し
て、Ｐ型イオン注入領域３２０を形成する。図５（Ａ）
の工程のパラメータおよび条件は以下の通りである。注
入する不純物イオンの種類：ＢＦ2 +、イオン注入エネル
ギー：約30keV、Ｐ型シリコン基板３１０の表面からの
注入深さ：0.07〜0.10μｍ、ドーズ量：約1013/cm2。
パターン３１４およびゲート電極３５０をマスクにし
て、Ｐ型シリコン基板３１０の表面に対して図５（Ａ）
の矢印で示すように垂直にＰ型の不純物イオンを注入し
て、Ｐ型イオン注入領域３２０を形成する。図５（Ａ）
の工程のパラメータおよび条件は以下の通りである。注
入する不純物イオンの種類：ＢＦ2 +、イオン注入エネル
ギー：約30keV、Ｐ型シリコン基板３１０の表面からの
注入深さ：0.07〜0.10μｍ、ドーズ量：約1013/cm2。
【００６０】次に図５（Ｂ）に示すように、まずＰ型イ
オン注入領域３２０中に含まれるＰ型の不純物イオン
が、Ｐ型シリコン基板３１０の外部に拡散しない程度の
温度として例えば700℃で、かつ酸素雰囲気中で熱処理
し、続けて800〜850℃に温度を上げて、Ｐ型イオン注入
領域３２０を拡散させることにより活性化させてポケッ
ト層３２０ａを形成する。この際、例えばＳｉＯ2膜で
ある外部拡散防止用膜３４２も形成される。つまり、図
５（Ｂ）に示す工程にて、Ｐ型イオン注入領域３２０中
に含まれるＰ型の不純物イオンの外部拡散防止およびポ
ケット層３２０ａ形成を連続して行う。
オン注入領域３２０中に含まれるＰ型の不純物イオン
が、Ｐ型シリコン基板３１０の外部に拡散しない程度の
温度として例えば700℃で、かつ酸素雰囲気中で熱処理
し、続けて800〜850℃に温度を上げて、Ｐ型イオン注入
領域３２０を拡散させることにより活性化させてポケッ
ト層３２０ａを形成する。この際、例えばＳｉＯ2膜で
ある外部拡散防止用膜３４２も形成される。つまり、図
５（Ｂ）に示す工程にて、Ｐ型イオン注入領域３２０中
に含まれるＰ型の不純物イオンの外部拡散防止およびポ
ケット層３２０ａ形成を連続して行う。
【００６１】次に図５（Ｃ）に示すように、外部拡散防
止用膜３４２を取り除く。それからＰ型シリコン基板３
１０中に窒化膜パターン３１４およびゲート電極３５０
をマスクにして、Ｐ型シリコン基板３１０の表面に対し
て図５（Ｃ）の矢印で示すように垂直にＮ型の不純物イ
オンを注入して、Ｎ型イオン注入領域３４４を形成す
る。図５（Ｃ）の工程のパラメータおよび条件は以下の
通りである。注入する不純物イオンの種類：Ａｓ+、イ
オン注入エネルギー：約20〜30keV、Ｐ型シリコン基板
の表面からの注入深さ：約0.04〜0.07μm、ドーズ量：
約2×1013〜5×1013/cm2。
止用膜３４２を取り除く。それからＰ型シリコン基板３
１０中に窒化膜パターン３１４およびゲート電極３５０
をマスクにして、Ｐ型シリコン基板３１０の表面に対し
て図５（Ｃ）の矢印で示すように垂直にＮ型の不純物イ
オンを注入して、Ｎ型イオン注入領域３４４を形成す
る。図５（Ｃ）の工程のパラメータおよび条件は以下の
通りである。注入する不純物イオンの種類：Ａｓ+、イ
オン注入エネルギー：約20〜30keV、Ｐ型シリコン基板
の表面からの注入深さ：約0.04〜0.07μm、ドーズ量：
約2×1013〜5×1013/cm2。
【００６２】次に図６（Ａ）に示すように、ゲート電極
３５０、窒化膜パターン３４０およびゲート酸化膜３１
１の側壁に窒化膜からなるサイドウォールスペーサ３４
１を形成する。
３５０、窒化膜パターン３４０およびゲート酸化膜３１
１の側壁に窒化膜からなるサイドウォールスペーサ３４
１を形成する。
【００６３】そして、Ｐ型シリコン基板３１０中に、サ
イドウォールスペーサ３４１および窒化膜パターン３４
０をマスクにして、Ｐ型シリコン基板３１０の表面に対
して垂直にＮ型の不純物イオンを注入して、Ｎ型イオン
注入領域３２３を形成する。図６（Ａ）の工程のパラメ
ータおよび条件は以下の通りである。注入する不純物イ
オンの種類：Ａｓ+、イオン注入エネルギー：約50keV、
Ｐ型シリコン基板３１０の表面からの注入深さ：約0.1
μm、ドーズ量：約5×1015/cm2。
イドウォールスペーサ３４１および窒化膜パターン３４
０をマスクにして、Ｐ型シリコン基板３１０の表面に対
して垂直にＮ型の不純物イオンを注入して、Ｎ型イオン
注入領域３２３を形成する。図６（Ａ）の工程のパラメ
ータおよび条件は以下の通りである。注入する不純物イ
オンの種類：Ａｓ+、イオン注入エネルギー：約50keV、
Ｐ型シリコン基板３１０の表面からの注入深さ：約0.1
μm、ドーズ量：約5×1015/cm2。
【００６４】次に図６（Ｂ）に示すように、約1000℃に
おいて約10秒熱処理を行う。この熱処理によって、Ｎ型
イオン注入領域３２３は活性化されてソース・ドレイン
層３２３ａとなり、 Ｎ型イオン注入領域３４４は活性
化されてＬＤＤ層３４４ａとなる。次に、全面にＳｉＯ
2などの絶縁性の層間膜３１５を堆積させ、それからソ
ース・ドレイン層３２３ａの上部に、フォトリソグラフ
ィー工程とエッチング工程を行って、コンタクトホール
３３０を開口させる。
おいて約10秒熱処理を行う。この熱処理によって、Ｎ型
イオン注入領域３２３は活性化されてソース・ドレイン
層３２３ａとなり、 Ｎ型イオン注入領域３４４は活性
化されてＬＤＤ層３４４ａとなる。次に、全面にＳｉＯ
2などの絶縁性の層間膜３１５を堆積させ、それからソ
ース・ドレイン層３２３ａの上部に、フォトリソグラフ
ィー工程とエッチング工程を行って、コンタクトホール
３３０を開口させる。
【００６５】次に図６（Ｃ）に示すように、コンタクト
層３３２を形成するため導電層を全面に堆積させ、エッ
チバックまたはＣＭＰを行ってコンタクトホール内３３
０にコンタクト層３３２を形成する。最後に配線層３３
１を堆積させてフォトリソグラフィー工程とエッチング
工程でパターニングする。なお、コンタクト層３３２を
配線層として用いることも可能である。
層３３２を形成するため導電層を全面に堆積させ、エッ
チバックまたはＣＭＰを行ってコンタクトホール内３３
０にコンタクト層３３２を形成する。最後に配線層３３
１を堆積させてフォトリソグラフィー工程とエッチング
工程でパターニングする。なお、コンタクト層３３２を
配線層として用いることも可能である。
【００６６】なお窒化膜パターン３４０およびサイドウ
ォールスペーサ３４１は、図６（Ｂ）におけるソース・
ドレイン層３２３ａの上部にコンタクトホール３３０を
開口するとき、フォトリソグラフィー工程におけるマス
ク合わせのずれに起因して、コンタクトホールの開口位
置がずれた場合に生じる、ゲート電極３５０の露出を防
ぐ役割がある。もしも、ゲート電極３５０が露出した状
態で図６（Ｂ）に示したコンタクトホール３３０に図６
（Ｃ）に示したコンタクト層３３２を形成すると、この
コンタクト層３３２と、露出したゲート電極３５０が電
気的に接触し、ショートしてしまう。したがって、ゲー
ト電極３５０上に窒化膜パターン３４０を、およびゲー
ト電極３５０、窒化膜パターン３４０およびゲート酸化
膜３１１の側壁にサイドウォールスペーサ３４１を配し
ておくことによって上記のずれに対する問題を解消でき
る。
ォールスペーサ３４１は、図６（Ｂ）におけるソース・
ドレイン層３２３ａの上部にコンタクトホール３３０を
開口するとき、フォトリソグラフィー工程におけるマス
ク合わせのずれに起因して、コンタクトホールの開口位
置がずれた場合に生じる、ゲート電極３５０の露出を防
ぐ役割がある。もしも、ゲート電極３５０が露出した状
態で図６（Ｂ）に示したコンタクトホール３３０に図６
（Ｃ）に示したコンタクト層３３２を形成すると、この
コンタクト層３３２と、露出したゲート電極３５０が電
気的に接触し、ショートしてしまう。したがって、ゲー
ト電極３５０上に窒化膜パターン３４０を、およびゲー
ト電極３５０、窒化膜パターン３４０およびゲート酸化
膜３１１の側壁にサイドウォールスペーサ３４１を配し
ておくことによって上記のずれに対する問題を解消でき
る。
【００６７】上述した通り、本発明の第３の実施の形態
の半導体装置の製造方法では、ポケット層３２０ａとな
るＰ型イオン注入領域３２０は、ソース・ドレイン層３
２３ａを形成する前に独立して熱拡散するため、ソース
・ドレイン層３２３ａの形成工程に影響を与えずに、ポ
ケット層となるＰ型イオン注入領域３２０の拡散条件を
任意に設定できる。つまり、Ｐ型イオン注入領域３２０
をイオン注入によって直接、動作時にチャネル領域下で
空乏層が広がる部分に形成しなくてもいい。したがって
Ｐ型の不純物のイオンをＰ型シリコン基板３１０の表面
に対して垂直に注入することが可能になるので、Ｐ型の
不純物のイオンをゲート電極３５０によって遮られるこ
となく注入できる。したがってゲート電極３５０の高さ
が高く、隣り合うゲート電極３５０同士の間隔が狭い場
合でも、ポケット層３２０ａを動作時にチャネル領域下
で空乏層が広がる部分に形成することができ。これによ
り十分な短チャネル効果の抑制を行うことが可能にな
る。
の半導体装置の製造方法では、ポケット層３２０ａとな
るＰ型イオン注入領域３２０は、ソース・ドレイン層３
２３ａを形成する前に独立して熱拡散するため、ソース
・ドレイン層３２３ａの形成工程に影響を与えずに、ポ
ケット層となるＰ型イオン注入領域３２０の拡散条件を
任意に設定できる。つまり、Ｐ型イオン注入領域３２０
をイオン注入によって直接、動作時にチャネル領域下で
空乏層が広がる部分に形成しなくてもいい。したがって
Ｐ型の不純物のイオンをＰ型シリコン基板３１０の表面
に対して垂直に注入することが可能になるので、Ｐ型の
不純物のイオンをゲート電極３５０によって遮られるこ
となく注入できる。したがってゲート電極３５０の高さ
が高く、隣り合うゲート電極３５０同士の間隔が狭い場
合でも、ポケット層３２０ａを動作時にチャネル領域下
で空乏層が広がる部分に形成することができ。これによ
り十分な短チャネル効果の抑制を行うことが可能にな
る。
【００６８】さらにＬＤＤ層３４４ａは、ポケット層３
２０ａ形成の後に形成されるため、ポケット層３２０ａ
形成工程に影響を与えることなく、形成することができ
る。つまり、ポケット層３２０ａとなるＰ型イオン注入
領域３２０はＬＤＤ層３４４ａとなるイオン注入領域３
４４を形成する前に独立して熱拡散することができるか
らである。
２０ａ形成の後に形成されるため、ポケット層３２０ａ
形成工程に影響を与えることなく、形成することができ
る。つまり、ポケット層３２０ａとなるＰ型イオン注入
領域３２０はＬＤＤ層３４４ａとなるイオン注入領域３
４４を形成する前に独立して熱拡散することができるか
らである。
【００６９】さらに、図５（Ｂ）に示した外部拡散防止
用膜３４２の堆積工程を有することにより、Ｐ型イオン
注入領域３２０を熱拡散によって活性化させてポケット
層３２０ａを形成するとき、Ｐ型イオン注入領域３２０
中の不純物イオンが外部拡散防止用膜３４２に遮断され
るので、この不純物イオンがＰ型シリコン基板３１０の
外に拡散していくことを防ぐことができる。さらに、Ｐ
型イオン注入領域３２０中の不純物イオンの外部拡散防
止用膜３４２形成およびポケット層３２０ａ形成を連続
して行うため、本発明第２の実施例よりもＭＯＳＦＥＴ
形成工程を簡単にできる。
用膜３４２の堆積工程を有することにより、Ｐ型イオン
注入領域３２０を熱拡散によって活性化させてポケット
層３２０ａを形成するとき、Ｐ型イオン注入領域３２０
中の不純物イオンが外部拡散防止用膜３４２に遮断され
るので、この不純物イオンがＰ型シリコン基板３１０の
外に拡散していくことを防ぐことができる。さらに、Ｐ
型イオン注入領域３２０中の不純物イオンの外部拡散防
止用膜３４２形成およびポケット層３２０ａ形成を連続
して行うため、本発明第２の実施例よりもＭＯＳＦＥＴ
形成工程を簡単にできる。
【００７０】本発明の第３の実施の形態ではＮＭＯＳＦ
ＥＴを例にして説明したが、これに限られたものではな
く、ＰＭＯＳＦＥＴを製造する場合に用いてもよい。
ＰＭＯＳＦＥＴを製造する場合には、Ｐ型シリコン基板
３１０の代わりにＮ型シリコン基板を用いる。さらに図
５（Ａ）の工程においては、Ｐ型イオン注入領域３２０
形成のためのＰ型のイオン注入では、代わりにＮ型の不
純物イオンを注入して、Ｎ型イオン注入領域を形成す
る。図５（Ａ）の工程のパラメータおよび条件は以下の
通りである。注入する不純物イオンの種類：Ｐ+または
Ａｓ+、イオン注入エネルギー： Ｐ+の場合は約70keV、
Ａｓ+の場合は約150keV、Ｎ型シリコン基板の表面から
の注入深さ：0.07〜0.10μｍ、ドーズ量：約1013/cm2。
ＥＴを例にして説明したが、これに限られたものではな
く、ＰＭＯＳＦＥＴを製造する場合に用いてもよい。
ＰＭＯＳＦＥＴを製造する場合には、Ｐ型シリコン基板
３１０の代わりにＮ型シリコン基板を用いる。さらに図
５（Ａ）の工程においては、Ｐ型イオン注入領域３２０
形成のためのＰ型のイオン注入では、代わりにＮ型の不
純物イオンを注入して、Ｎ型イオン注入領域を形成す
る。図５（Ａ）の工程のパラメータおよび条件は以下の
通りである。注入する不純物イオンの種類：Ｐ+または
Ａｓ+、イオン注入エネルギー： Ｐ+の場合は約70keV、
Ａｓ+の場合は約150keV、Ｎ型シリコン基板の表面から
の注入深さ：0.07〜0.10μｍ、ドーズ量：約1013/cm2。
【００７１】さらに図５（Ｃ）の工程においては、Ｎ型
イオン注入領域３４４形成のためのイオン注入は、代わ
りにＰ型の不純物イオンを注入して、Ｐ型イオン注入領
域を形成する。図５（Ｃ）の工程のパラメータおよび条
件は以下の通りである。注入する不純物イオンの種類：
ＢＦ2 +、イオン注入エネルギー：約20〜30keV、Ｎ型シ
リコン基板の表面からの注入深さ：約0.04〜0.07μm、
ドーズ量：約2×1013〜5×1013/cm2。
イオン注入領域３４４形成のためのイオン注入は、代わ
りにＰ型の不純物イオンを注入して、Ｐ型イオン注入領
域を形成する。図５（Ｃ）の工程のパラメータおよび条
件は以下の通りである。注入する不純物イオンの種類：
ＢＦ2 +、イオン注入エネルギー：約20〜30keV、Ｎ型シ
リコン基板の表面からの注入深さ：約0.04〜0.07μm、
ドーズ量：約2×1013〜5×1013/cm2。
【００７２】そして図６（Ａ）の工程においては、Ｎ型
イオン注入領域３２３形成のためのイオン注入はの代わ
りにＰ型の不純物イオンを注入して、Ｐ型イオン注入領
域を形成する。図６（Ａ）の工程のパラメータおよび条
件は以下の通りである。注入する不純物イオンの種類：
ＢＦ2 +、イオン注入エネルギー：約40keV、Ｎ型シリコ
ン基板の表面からの注入深さ：約0.15μm、ドーズ量：
約3×1015/cm2。
イオン注入領域３２３形成のためのイオン注入はの代わ
りにＰ型の不純物イオンを注入して、Ｐ型イオン注入領
域を形成する。図６（Ａ）の工程のパラメータおよび条
件は以下の通りである。注入する不純物イオンの種類：
ＢＦ2 +、イオン注入エネルギー：約40keV、Ｎ型シリコ
ン基板の表面からの注入深さ：約0.15μm、ドーズ量：
約3×1015/cm2。
【００７３】その他の手順はＮＭＯＳＦＥＴの場合と同
じである。
じである。
【００７４】本実施例の半導体装置の製造方法は、半導
体基板の一部に半導体基板と異なる導電型の基体を形成
し、この基体の表面上に半導体装置を形成する場合にも
使うことができる。
体基板の一部に半導体基板と異なる導電型の基体を形成
し、この基体の表面上に半導体装置を形成する場合にも
使うことができる。
【００７５】また本実施例ではＰ型シリコン基板３１０
上の酸化膜を、ゲート電極３５０や窒化膜パターン３４
０と同時にパターニングして、ゲート酸化膜３１１を形
成しているが、この方法に限られるものではなく、Ｐ型
シリコン基板３１０上の酸化膜のパターニングによるゲ
ート酸化膜３１１の形成は、外部拡散防止用膜３４２を
取り除くときに行ってもよい。
上の酸化膜を、ゲート電極３５０や窒化膜パターン３４
０と同時にパターニングして、ゲート酸化膜３１１を形
成しているが、この方法に限られるものではなく、Ｐ型
シリコン基板３１０上の酸化膜のパターニングによるゲ
ート酸化膜３１１の形成は、外部拡散防止用膜３４２を
取り除くときに行ってもよい。
【００７６】あるいはＬＤＤ層３４４ａの代わりに、エ
クステンション層を形成してもよい。このとき、不純物
イオン注入の条件は以下の通りである。注入する不純物
イオンの種類：ＮＭＯＳＦＥＴの場合Ａｓ+、ＰＭＯＳ
ＦＥＴの場合ＢＦ2 +、イオン注入エネルギー：約5〜10k
eV、Ｐ型シリコン基板の表面からの注入深さ：約0.03〜
0.05μm、ドーズ量：ＮＭＯＳＦＥＴの場合約3×1014〜
1×1015/cm2、ＰＭＯＳＦＥＴの場合約1×1014〜5×10
14/cm2。
クステンション層を形成してもよい。このとき、不純物
イオン注入の条件は以下の通りである。注入する不純物
イオンの種類：ＮＭＯＳＦＥＴの場合Ａｓ+、ＰＭＯＳ
ＦＥＴの場合ＢＦ2 +、イオン注入エネルギー：約5〜10k
eV、Ｐ型シリコン基板の表面からの注入深さ：約0.03〜
0.05μm、ドーズ量：ＮＭＯＳＦＥＴの場合約3×1014〜
1×1015/cm2、ＰＭＯＳＦＥＴの場合約1×1014〜5×10
14/cm2。
【００７７】
【発明の効果】以上説明したように本発明の実施の形態
を用いることにより、ＭＯＳＦＥＴ形成において、斜め
イオン注入によるポケット層の形成が困難になってくる
デザインルール0.18μｍ程度以下の世代の半導体装置で
も、確実にポケット層を形成することができる。
を用いることにより、ＭＯＳＦＥＴ形成において、斜め
イオン注入によるポケット層の形成が困難になってくる
デザインルール0.18μｍ程度以下の世代の半導体装置で
も、確実にポケット層を形成することができる。
【図１】本発明の第１の実施例の工程その１を断面図で
示すものである。
示すものである。
【図２】本発明の第１の実施例の工程その２を断面図で
示すものである。
示すものである。
【図３】本発明の第２の実施例の工程その１を断面図で
示すものである。
示すものである。
【図４】本発明の第２の実施例の工程その２を断面図で
示すものである。
示すものである。
【図５】本発明の第３の実施例の工程その１を断面図で
示すものである。
示すものである。
【図６】本発明の第３の実施例の工程その２を断面図で
示すものである。
示すものである。
【図７】従来の工程その１を断面図で示すものである。
【図８】従来の工程その２を断面図で示すものである。
１１０：Ｐ型シリコン基板 １１１：ゲート酸化膜 １１２：ポリシリコン １１３：タングステンシリサイド １１５：層間膜 １２０：Ｐ型イオン注入領域 １２０ａ：ポケット層 １２３：Ｎ型イオン注入領域 １２３ａ：ソース・ドレイン層 １３０：コンタクトホール １３１：配線層 １３２：コンタクト層 １４０：窒化膜パターン １４１：サイドウォールスペーサ １５０：ゲート電極
Claims (4)
- 【請求項１】 第１導電型の半導体基体表面上に、ゲー
ト絶縁膜および該ゲート絶縁膜上にゲート電極を選択的
に積層形成する工程と、 前記ゲート電極をマスクにして、第１導電型の不純物を
前記半導体基体表面より所定の深さに導入する工程と、 前記不純物を前記ゲート電極下のチャネル領域の所定部
に拡散させる工程と、 前記拡散工程後、前記ゲート電極をマスクにして、第２
導電型の不純物を前記半導体基体表面より所定の深さに
導入する工程と、 前記不純物を導入後、前記第２導電型の不純物を拡散さ
せることにより、第２導電型のソースおよびドレインを
形成する工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項２】 請求項1に記載の半導体装置の製造方法
において、前記第1導電型の不純物を導入する工程後、
前記第1導電型の不純物を拡散させる工程の前に、前記
第1導電型の不純物を導入した部分の前記半導体基体の
露出した表面を覆う外部拡散防止用膜を形成する工程を
行うことを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項２に記載の半導体装置の製造方法
において、前記外部拡散防止用膜を形成する工程は、前
記第1導電型の不純物の外部拡散を防止可能な膜厚にま
で成長させた後、前記第1導電型の不純物が熱拡散する
温度まで上昇させて行うことを特徴とする半導体装置の
製造方法。 - 【請求項４】 請求項1に記載の半導体装置の製造方法
において、前記第１導電型の不純物を前記チャネル領域
の前記所定部へ拡散させる工程後、 前記ソースまたは前記ドレインと、前記チャネル領域に
挟まれた領域に、前記ソースと同一導電型で、かつ前記
ソースに比して低濃度の不純物領域を形成する工程を行
うことを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3278499A JP3595182B2 (ja) | 1999-02-10 | 1999-02-10 | 半導体装置の製造方法 |
| US09/498,069 US6245603B1 (en) | 1999-02-10 | 2000-02-04 | Manufacturing method for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3278499A JP3595182B2 (ja) | 1999-02-10 | 1999-02-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000232075A true JP2000232075A (ja) | 2000-08-22 |
| JP3595182B2 JP3595182B2 (ja) | 2004-12-02 |
Family
ID=12368490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3278499A Expired - Fee Related JP3595182B2 (ja) | 1999-02-10 | 1999-02-10 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6245603B1 (ja) |
| JP (1) | JP3595182B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7176097B2 (en) | 2003-10-31 | 2007-02-13 | Oki Electric Industry Co., Ltd. | Semiconductor device and process of fabricating same |
| US7620696B2 (en) | 2004-01-20 | 2009-11-17 | Hewlett-Packard Development Company, L.P. | System and method for conflict responses in a cache coherency protocol |
| US7769959B2 (en) | 2004-01-20 | 2010-08-03 | Hewlett-Packard Development Company, L.P. | System and method to facilitate ordering point migration to memory |
| US7818391B2 (en) | 2004-01-20 | 2010-10-19 | Hewlett-Packard Development Company, L.P. | System and method to facilitate ordering point migration |
| US8090914B2 (en) | 2004-01-20 | 2012-01-03 | Hewlett-Packard Development Company, L.P. | System and method for creating ordering points |
| US8145847B2 (en) | 2004-01-20 | 2012-03-27 | Hewlett-Packard Development Company, L.P. | Cache coherency protocol with ordering points |
| US8176259B2 (en) | 2004-01-20 | 2012-05-08 | Hewlett-Packard Development Company, L.P. | System and method for resolving transactions in a cache coherency protocol |
| US8468308B2 (en) | 2004-01-20 | 2013-06-18 | Hewlett-Packard Development Company, L.P. | System and method for non-migratory requests in a cache coherency protocol |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6306714B1 (en) * | 2000-11-16 | 2001-10-23 | Chartered Semiconductor Manufacturing Inc. | Method to form an elevated S/D CMOS device by contacting S/D through the contact of oxide |
| US20050160238A1 (en) * | 2004-01-20 | 2005-07-21 | Steely Simon C.Jr. | System and method for conflict responses in a cache coherency protocol with ordering point migration |
| KR20130006899A (ko) * | 2011-06-27 | 2013-01-18 | 삼성전자주식회사 | 상변화 메모리 장치 및 이의 제조 방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01179342A (ja) * | 1988-01-05 | 1989-07-17 | Toshiba Corp | 複合半導体結晶体 |
| JP3216804B2 (ja) * | 1998-01-06 | 2001-10-09 | 富士電機株式会社 | 炭化けい素縦形ｆｅｔの製造方法および炭化けい素縦形ｆｅｔ |
-
1999
- 1999-02-10 JP JP3278499A patent/JP3595182B2/ja not_active Expired - Fee Related
-
2000
- 2000-02-04 US US09/498,069 patent/US6245603B1/en not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7176097B2 (en) | 2003-10-31 | 2007-02-13 | Oki Electric Industry Co., Ltd. | Semiconductor device and process of fabricating same |
| US7620696B2 (en) | 2004-01-20 | 2009-11-17 | Hewlett-Packard Development Company, L.P. | System and method for conflict responses in a cache coherency protocol |
| US7769959B2 (en) | 2004-01-20 | 2010-08-03 | Hewlett-Packard Development Company, L.P. | System and method to facilitate ordering point migration to memory |
| US7818391B2 (en) | 2004-01-20 | 2010-10-19 | Hewlett-Packard Development Company, L.P. | System and method to facilitate ordering point migration |
| US8090914B2 (en) | 2004-01-20 | 2012-01-03 | Hewlett-Packard Development Company, L.P. | System and method for creating ordering points |
| US8145847B2 (en) | 2004-01-20 | 2012-03-27 | Hewlett-Packard Development Company, L.P. | Cache coherency protocol with ordering points |
| US8176259B2 (en) | 2004-01-20 | 2012-05-08 | Hewlett-Packard Development Company, L.P. | System and method for resolving transactions in a cache coherency protocol |
| US8468308B2 (en) | 2004-01-20 | 2013-06-18 | Hewlett-Packard Development Company, L.P. | System and method for non-migratory requests in a cache coherency protocol |
Also Published As
| Publication number | Publication date |
|---|---|
| US6245603B1 (en) | 2001-06-12 |
| JP3595182B2 (ja) | 2004-12-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100512029B1 (ko) | 마스킹 단계들이 감소된 ｎｍｏｓ 및 ｐｍｏｓ 디바이스 제조 방법 | |
| US5963803A (en) | Method of making N-channel and P-channel IGFETs with different gate thicknesses and spacer widths | |
| KR19980039124A (ko) | 반도체 소자의 제조방법 | |
| JPH10178104A (ja) | Ｃｍｏｓｆｅｔ製造方法 | |
| KR0140719B1 (ko) | 모스 전계효과 트랜지스터의 제조방법 | |
| US5972761A (en) | Method of making MOS transistors with a gate-side air-gap structure and an extension ultra-shallow S/D junction | |
| JP3595182B2 (ja) | 半導体装置の製造方法 | |
| US5683920A (en) | Method for fabricating semiconductor devices | |
| US5849622A (en) | Method of forming a source implant at a contact masking step of a process flow | |
| JPH07283400A (ja) | 半導体装置及びその製造方法 | |
| KR100273296B1 (ko) | 모스 트랜지스터 제조방법 | |
| KR100292939B1 (ko) | 반도체장치및그의제조방법 | |
| JP4186247B2 (ja) | 半導体装置の製造方法および導電性シリコン膜の形成方法 | |
| JPH1012748A (ja) | 半導体装置の製造方法 | |
| JP3714757B2 (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPH07263690A (ja) | サリサイド構造を有する半導体装置とその製造方法 | |
| KR100267398B1 (ko) | 실리사이드 형성 방법 및 이를 이용한 반도체소자 제조 방법 | |
| KR100431324B1 (ko) | 반도체장치의 제조방법 | |
| KR19980081779A (ko) | Ｍｏｓ 트랜지스터와 그 제조 방법 | |
| JPH08288504A (ja) | 半導体装置の製造方法 | |
| KR100705233B1 (ko) | 반도체 소자의 제조 방법 | |
| JPS6074663A (ja) | 相補型半導体装置の製造方法 | |
| KR100204014B1 (ko) | 모스트랜지스터 및 그 제조방법 | |
| JP3311082B2 (ja) | 半導体装置の製造方法 | |
| KR20060077160A (ko) | 반도체 소자의 트랜지스터 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20031224 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040203 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040401 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040427 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040520 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040728 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040824 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040902 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070910 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080910 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080910 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090910 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090910 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100910 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100910 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100910 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110910 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120910 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120910 Year of fee payment: 8 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120910 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130910 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees | ||
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |