JPS6074663A - 相補型半導体装置の製造方法 - Google Patents
相補型半導体装置の製造方法Info
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- JPS6074663A JPS6074663A JP58182654A JP18265483A JPS6074663A JP S6074663 A JPS6074663 A JP S6074663A JP 58182654 A JP58182654 A JP 58182654A JP 18265483 A JP18265483 A JP 18265483A JP S6074663 A JPS6074663 A JP S6074663A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は相補型半導体装置の製造方法に関し、特に微細
化されたチャネル長を有する相補型半導体装置の製造に
使用されるものである。
化されたチャネル長を有する相補型半導体装置の製造に
使用されるものである。
ＭＯ８半導体装置では微細化が進むＫっれ、ドレイン領
域近傍のチャネル領域において電界集中が起こり、ホッ
トキャリアが発生して、これがダート絶縁膜にトラップ
されることにより、しきい値電圧が変動する等トランジ
スタの不安定性が増大する。
域近傍のチャネル領域において電界集中が起こり、ホッ
トキャリアが発生して、これがダート絶縁膜にトラップ
されることにより、しきい値電圧が変動する等トランジ
スタの不安定性が増大する。
そこで、ドレイン領域（及びソース領域）をチャネル領
域近傍の低濃度不純物領域とこの領域に隣接する高濃度
不純物領域とから構成したいわゆるＬＤＤ （Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造のＭＯＳ ）
ランリスタが提案されている。こうしたＭＯＳ ）ラン
リスタではチャネル領域における電界集中を抑制してト
ランジスタの不安定性を減少することができる。
域近傍の低濃度不純物領域とこの領域に隣接する高濃度
不純物領域とから構成したいわゆるＬＤＤ （Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造のＭＯＳ ）
ランリスタが提案されている。こうしたＭＯＳ ）ラン
リスタではチャネル領域における電界集中を抑制してト
ランジスタの不安定性を減少することができる。
上述したＬＤＤ構造を相補型ＭＯ８半導体装置に適用し
た場合の製造方法を第１図（ａ）〜（ｇ）を参照して説
明する。
た場合の製造方法を第１図（ａ）〜（ｇ）を参照して説
明する。
まず、Ｐ−型シリコン基板１表面に部分的にｆ型ウェル
領域２を形成した後、通常の選択酸化法によりフィール
ド酸化膜３を形成する。次に、フィールド酸化膜３に囲
まれた素子領域にそれぞれダート酸化膜４．４を介して
ゲート電極５１．５．を形成する（第１図（、）図示）
。つづいて、ウェル領域２上にホトレジストパターン６
を形成した後、このホトレジストパターン６、ウェル領
域２以外の基板１上のｒ−）電極５１、及びフィールド
酸化膜３をマスクとして例えば砒素（７５Ａｌｌ＋ ）
を低ドーズ量でイオン注入する（同図（ｂ）図示）。つ
づいて、前記ホトレジストパターン６を除去した後、ウ
ェル領域２以外の基板１上にホトレジストパターン７を
形成し、このホトレジストノ量ターン７、ウェル領域２
上のダート電極５２及びフィールド酸化膜３をマスクと
して例えばがロン（１１Ｂ＋）を低ドーズ量でイオン注
入する（同図（ｃ）図示）。
領域２を形成した後、通常の選択酸化法によりフィール
ド酸化膜３を形成する。次に、フィールド酸化膜３に囲
まれた素子領域にそれぞれダート酸化膜４．４を介して
ゲート電極５１．５．を形成する（第１図（、）図示）
。つづいて、ウェル領域２上にホトレジストパターン６
を形成した後、このホトレジストパターン６、ウェル領
域２以外の基板１上のｒ−）電極５１、及びフィールド
酸化膜３をマスクとして例えば砒素（７５Ａｌｌ＋ ）
を低ドーズ量でイオン注入する（同図（ｂ）図示）。つ
づいて、前記ホトレジストパターン６を除去した後、ウ
ェル領域２以外の基板１上にホトレジストパターン７を
形成し、このホトレジストノ量ターン７、ウェル領域２
上のダート電極５２及びフィールド酸化膜３をマスクと
して例えばがロン（１１Ｂ＋）を低ドーズ量でイオン注
入する（同図（ｃ）図示）。
次いで、前記ホトレジストパターン７を除去した後、全
面に例えば厚さ３０００ＸのＣＶＤ酸化膜を堆積し、更
に例えば反応性イオンエツチングによりダート電極５１
．５２の側壁にＣＶＤ酸化膜８．・・・を残存させる（
同図（ｄ）図示）。つづいて、ウェル領域２上にホトレ
ジストパターン９を形成した後、このホ（レジストパタ
ーン９、ウェル領域２以外の基板１上のダート電極５２
とその側壁に残存したＣＶＤ酸化膜８，８及びフィール
ド酸化膜３をマスクとして例えば７５Ａｓ＋を比較的高
ドーズ量、例えば加速エネルギー４０ ＫｅＶ、ドーズ
量２ Ｘ １０ ” ／ｃｎ？の条件でイオン注入する
（同図（、）図示）。つづいて、前記ホトレジストパタ
ーン９を除去した後、ウェル領域２以外の基板１上にホ
トレジス） ｔＪ？ターン１０を形成し、このホトレジ
ストノ量ターン１０、ウェル領域２上のグー、ト電極５
冨とその側壁に残存したＣＶＤ酸化膜８，８及びフィー
ルド酸化膜３をマスクとして例えばＩＩＢ＋を比較的高
ドーズ量、例えば加速エネルギー４ Ｑ ＫｅＶ 。
面に例えば厚さ３０００ＸのＣＶＤ酸化膜を堆積し、更
に例えば反応性イオンエツチングによりダート電極５１
．５２の側壁にＣＶＤ酸化膜８．・・・を残存させる（
同図（ｄ）図示）。つづいて、ウェル領域２上にホトレ
ジストパターン９を形成した後、このホ（レジストパタ
ーン９、ウェル領域２以外の基板１上のダート電極５２
とその側壁に残存したＣＶＤ酸化膜８，８及びフィール
ド酸化膜３をマスクとして例えば７５Ａｓ＋を比較的高
ドーズ量、例えば加速エネルギー４０ ＫｅＶ、ドーズ
量２ Ｘ １０ ” ／ｃｎ？の条件でイオン注入する
（同図（、）図示）。つづいて、前記ホトレジストパタ
ーン９を除去した後、ウェル領域２以外の基板１上にホ
トレジス） ｔＪ？ターン１０を形成し、このホトレジ
ストノ量ターン１０、ウェル領域２上のグー、ト電極５
冨とその側壁に残存したＣＶＤ酸化膜８，８及びフィー
ルド酸化膜３をマスクとして例えばＩＩＢ＋を比較的高
ドーズ量、例えば加速エネルギー４ Ｑ ＫｅＶ 。
ドーズ量２〜３ Ｘ １０ ” ７ｃｍ”の条件でイオ
ン注入する（同図（ｆ）図示）。
ン注入する（同図（ｆ）図示）。
次いで、前記ホトレジストパターン１０を除去した後、
熱処理を行ない不純物を拡散させる。
熱処理を行ない不純物を拡散させる。
この結果、ウェル領域２以外の基板１表面にはチャネル
領域近傍のｎ−型不純物領域１１＆。
領域近傍のｎ−型不純物領域１１＆。
１２ｍとこれらの領域に隣接するｎ＋型不純物領域１１
ｂ、１２ｂとからなるソース、ドレイン領域１１．１２
が形成され、ｎチャネルトランジスタが形成される。ま
た、ウェル領域２表面にはチャネル領域近傍のｐ−型不
純物領域１３ａ。
ｂ、１２ｂとからなるソース、ドレイン領域１１．１２
が形成され、ｎチャネルトランジスタが形成される。ま
た、ウェル領域２表面にはチャネル領域近傍のｐ−型不
純物領域１３ａ。
１４ＩＬとこれらの領域に隣接するｐ 型不純物領域１
３ｂ、１４ｂとからなるソース、ドレイン５− 領域１３．１４が形成され、ｐチャネルトランジスタが
形成される（同図０）図示）。以下、層間絶縁膜、配線
等が形成されＬＤＤ構造の０ＭＯ８が製造される。
３ｂ、１４ｂとからなるソース、ドレイン５− 領域１３．１４が形成され、ｐチャネルトランジスタが
形成される（同図０）図示）。以下、層間絶縁膜、配線
等が形成されＬＤＤ構造の０ＭＯ８が製造される。
なお、Ｐチャネルトランジスタについては第１図（、）
の工程におけるがロンの低ドーズ量のイオン注入を行な
わなくとも、同図（ｄ）の工程においてダート電極５！
の側壁にＣＶＤ酸化膜８，８を残存させた後、同図（ｆ
）の工程でのポロンの高ドーズ量のイオン注入だけで、
熱処理時のポロンの拡散係数が大きいことを利用してＬ
ＤＤ構造構造ニラース、ドレイン領域を形成できると考
えられていた。しかし、このような方法ではＰチャネル
トランジスタがオフセットになり易く、相互コンダクタ
ンスの低下を招くため、Ｐチャネルトランジスタについ
てもｎチャネルトランジスタと同様に低ドーズ量のがロ
ンイオン注入が必要となる。
の工程におけるがロンの低ドーズ量のイオン注入を行な
わなくとも、同図（ｄ）の工程においてダート電極５！
の側壁にＣＶＤ酸化膜８，８を残存させた後、同図（ｆ
）の工程でのポロンの高ドーズ量のイオン注入だけで、
熱処理時のポロンの拡散係数が大きいことを利用してＬ
ＤＤ構造構造ニラース、ドレイン領域を形成できると考
えられていた。しかし、このような方法ではＰチャネル
トランジスタがオフセットになり易く、相互コンダクタ
ンスの低下を招くため、Ｐチャネルトランジスタについ
てもｎチャネルトランジスタと同様に低ドーズ量のがロ
ンイオン注入が必要となる。
しかしながら、上述した従来のＬＤＤ構造の６−
０ＭＯ８の製造方法では、第１図（ｂ）の工程における
砒素の低ドーズイオン注入、同図（Ｃ）の工程にオ６け
るゾロンの低ドーズイオン注入、同図（、）の工程にお
ける砒素の高ドーズイオン注入及び同図（ｆ）の工程に
おけるづゾロンの高ドーズイオン注入の４回のイオン注
入工程についてそれぞれ写真蝕刻工程（ＰＥＰ工程）が
必要であり、製造工程が極めて煩雑化するという欠点が
ある。
砒素の低ドーズイオン注入、同図（Ｃ）の工程にオ６け
るゾロンの低ドーズイオン注入、同図（、）の工程にお
ける砒素の高ドーズイオン注入及び同図（ｆ）の工程に
おけるづゾロンの高ドーズイオン注入の４回のイオン注
入工程についてそれぞれ写真蝕刻工程（ＰＥＰ工程）が
必要であり、製造工程が極めて煩雑化するという欠点が
ある。
本発明は上記欠点を解消するためになされたものであり
、簡便な工程でＬＤＤ構造の相補型半導体装置を製造し
得る方法を提供しようとするものである。
、簡便な工程でＬＤＤ構造の相補型半導体装置を製造し
得る方法を提供しようとするものである。
本発明の相補型半導体装置の製造方法は、第１導電型の
半導体基板に第１及び第２導電型の素子領域を形成し、
それぞれの素子領域上にダート絶縁膜を介してダート電
極を形成した後、例えばシリコンをイオン注入してソー
ス、ドレイン予定部の結晶性を悪化させ、次いで？−）
電極側壁に絶縁膜を残存させた後、それぞれの素子領域
に選択的にソース、ドレイン形成用のイオン注入を行な
い、更に熱処理により不純物を拡散させてＬＤＤ構造の
ソース、ドレイン領域を形成することを特徴とするもの
である。
半導体基板に第１及び第２導電型の素子領域を形成し、
それぞれの素子領域上にダート絶縁膜を介してダート電
極を形成した後、例えばシリコンをイオン注入してソー
ス、ドレイン予定部の結晶性を悪化させ、次いで？−）
電極側壁に絶縁膜を残存させた後、それぞれの素子領域
に選択的にソース、ドレイン形成用のイオン注入を行な
い、更に熱処理により不純物を拡散させてＬＤＤ構造の
ソース、ドレイン領域を形成することを特徴とするもの
である。
こうした方法によれば、ダート電極近傍の結晶性を悪化
させることにより不純物が拡散しやすくなっていること
を利用して、低濃度不純物領域用のイオン注入を行なわ
なくても通常のソース、ドレイン形成用のイオン注入と
その後の熱処理だけの極めて簡便な工程でＬＤＤ構造の
０ＭＯ８を製造することができる。
させることにより不純物が拡散しやすくなっていること
を利用して、低濃度不純物領域用のイオン注入を行なわ
なくても通常のソース、ドレイン形成用のイオン注入と
その後の熱処理だけの極めて簡便な工程でＬＤＤ構造の
０ＭＯ８を製造することができる。
以下、本発明の実施例を第２図（＆）〜（イ）を参照し
て説明する。
て説明する。
まず、Ｐ−型シリコン基板２１表面に部分的にＮ−型ウ
ェル領域２２を形成した後、通常の選択酸化法によりフ
ィールド酸化膜２３を形成する。
ェル領域２２を形成した後、通常の選択酸化法によりフ
ィールド酸化膜２３を形成する。
次に、フィールド酸化膜２３により囲まれた素子領域表
面に熱酸化膜を形成した後、全面に多結晶シリコン膜を
堆積し、更にこれらを順次選択的にエツチングし、ウェ
ル領域２２以外の基板２ノ上にダート酸化膜２４を介し
てダート電極２５１を、ウェル領域２２上にダート酸化
膜２４を介してダート電極２５１をそれぞれ形成する（
第２図（、）図示）。つづいて、ダート電極２５１．２
５２及びフィールド酸化膜２３をマスクとして例えばＳ
ｌ＋あるいはＡｒ＋を加速エネルギー１０〜６０ＫｅＶ
、ドーズ量１０１５〜１０１９Δ−の条件でイオン注入
する。この結果、露出した各素子領域の表面（ソース、
ドレイン予定部）では結晶性が悪化する（同図（ｂ）図
示）。
面に熱酸化膜を形成した後、全面に多結晶シリコン膜を
堆積し、更にこれらを順次選択的にエツチングし、ウェ
ル領域２２以外の基板２ノ上にダート酸化膜２４を介し
てダート電極２５１を、ウェル領域２２上にダート酸化
膜２４を介してダート電極２５１をそれぞれ形成する（
第２図（、）図示）。つづいて、ダート電極２５１．２
５２及びフィールド酸化膜２３をマスクとして例えばＳ
ｌ＋あるいはＡｒ＋を加速エネルギー１０〜６０ＫｅＶ
、ドーズ量１０１５〜１０１９Δ−の条件でイオン注入
する。この結果、露出した各素子領域の表面（ソース、
ドレイン予定部）では結晶性が悪化する（同図（ｂ）図
示）。
次いで、全面に厚さ３０００ＸのＣＶＤ酸化膜を堆積し
た後、反応性イオンエツチング（ＲＩＥ）によりダート
電極２５１，２５１の側壁にＣＶＤ酸化膜２６．・・・
を残存させる（同図（ｃ）図示）。
た後、反応性イオンエツチング（ＲＩＥ）によりダート
電極２５１，２５１の側壁にＣＶＤ酸化膜２６．・・・
を残存させる（同図（ｃ）図示）。
つづいて、ウェル領域２２上にホトレジストパターン２
７を形成した後、このホトレジストパターン２７、ウェ
ル領域２２以外の基板２１上のダート電極２５１とその
側壁に残存したＣＶＤ９− 酸化膜２６．２６及びフィールド酸化膜２３をマスクと
して砒素（７″Ａｍ ）を加速エネルギー４０ ＫｅＶ
、ドーズ量２ Ｘ １０ ” ’ ７ｃｍ２の条件で
イオン注入する（同図（ｄ）図示）。つづいて、前記ホ
トレジストパターン２７を除去した後、ウェル領域２２
以外の基板２１上にホトレジストパターン２８を形成し
、このホトレジストパターン２８、ウェル領域２２上の
ダート電極２５２とその側壁に残存したＣＶＤ酸化膜２
６．２６及びフィールド酸化膜２３をマスクとしてがロ
ン（１１Ｂ＋）を加速エネルギー４０ ＫｅＶ 、ドー
ズ量２〜３ Ｘ １０ ” ７ｃｍ”の条件でイオン注
入する（同図（、）図示）。
７を形成した後、このホトレジストパターン２７、ウェ
ル領域２２以外の基板２１上のダート電極２５１とその
側壁に残存したＣＶＤ９− 酸化膜２６．２６及びフィールド酸化膜２３をマスクと
して砒素（７″Ａｍ ）を加速エネルギー４０ ＫｅＶ
、ドーズ量２ Ｘ １０ ” ’ ７ｃｍ２の条件で
イオン注入する（同図（ｄ）図示）。つづいて、前記ホ
トレジストパターン２７を除去した後、ウェル領域２２
以外の基板２１上にホトレジストパターン２８を形成し
、このホトレジストパターン２８、ウェル領域２２上の
ダート電極２５２とその側壁に残存したＣＶＤ酸化膜２
６．２６及びフィールド酸化膜２３をマスクとしてがロ
ン（１１Ｂ＋）を加速エネルギー４０ ＫｅＶ 、ドー
ズ量２〜３ Ｘ １０ ” ７ｃｍ”の条件でイオン注
入する（同図（、）図示）。
次いで、前記ホトレジストパターン２８を除去した後、
熱処理を行ない不純物を拡散させる。
熱処理を行ない不純物を拡散させる。
この際、ダート電極２５１ 、ｉ！５２側壁に残存した
ＣＶＤ酸化膜２６．・・・下の素子領域は第２図（ｂ）
の工程の８１＋（あるいはＡｒ＋）のイオン注入により
結晶性が悪くなっており、不純物が拡散しやすくなって
いる。一方、第２図（ｄ）及び（ｅ）の−１〇− 工程でイオン注入された不純物の濃度プロファイルは素
子領域表面では低濃度となっている。
ＣＶＤ酸化膜２６．・・・下の素子領域は第２図（ｂ）
の工程の８１＋（あるいはＡｒ＋）のイオン注入により
結晶性が悪くなっており、不純物が拡散しやすくなって
いる。一方、第２図（ｄ）及び（ｅ）の−１〇− 工程でイオン注入された不純物の濃度プロファイルは素
子領域表面では低濃度となっている。
このため、熱処理により不純物が横方向に拡散すると、
ダート電極２５１，２５．近傍では素子領域の他の部分
より低濃度かつ浅い不純物領域が形成され、しかもトラ
ンジスタがオフセットとなることはない、この結果、シ
ェル領域２２以外の基板２１表面にはチャネル領域近傍
のｎ−型不純物領域１ｊ９＠、３０＊とこれらの領域に
隣接するｎｆｉ不純物領域２９ｂ 、３０ｂとからなる
ソース、ドレイン領域２９．３０が形成され、ｎチャネ
ルトランジスタが形成される。
ダート電極２５１，２５．近傍では素子領域の他の部分
より低濃度かつ浅い不純物領域が形成され、しかもトラ
ンジスタがオフセットとなることはない、この結果、シ
ェル領域２２以外の基板２１表面にはチャネル領域近傍
のｎ−型不純物領域１ｊ９＠、３０＊とこれらの領域に
隣接するｎｆｉ不純物領域２９ｂ 、３０ｂとからなる
ソース、ドレイン領域２９．３０が形成され、ｎチャネ
ルトランジスタが形成される。
また、ウェル領域２２表面にはチャネル領域近傍のｐ″
′″型不純物領域３１ｍ、３２ｍとこれらの領域に隣接
するｐ ％不純物領域３１ｂ、３２ｂとからなるソース
、ドレイン領域３１．３２が形成され、ｐチャネルトラ
ンジスタが形成される。つづいて、全面に厚さ３０００
Ｘのｃｖｎ酸化膜及び厚さ７０００ＸのＢＰ８Ｇ膜を順
次堆積し、層１１− 間絶縁膜３３を形成した後、コンタクトホール３４、・
・・を開孔する。つづいて、全面にＡｌ膜を蒸着した後
、バターニングしてＡｌ配線３５．・・・を形成し、
ＬＤＤ構造の０ＭＯ８を製造する（同図（ｆ）図示）。
′″型不純物領域３１ｍ、３２ｍとこれらの領域に隣接
するｐ ％不純物領域３１ｂ、３２ｂとからなるソース
、ドレイン領域３１．３２が形成され、ｐチャネルトラ
ンジスタが形成される。つづいて、全面に厚さ３０００
Ｘのｃｖｎ酸化膜及び厚さ７０００ＸのＢＰ８Ｇ膜を順
次堆積し、層１１− 間絶縁膜３３を形成した後、コンタクトホール３４、・
・・を開孔する。つづいて、全面にＡｌ膜を蒸着した後
、バターニングしてＡｌ配線３５．・・・を形成し、
ＬＤＤ構造の０ＭＯ８を製造する（同図（ｆ）図示）。
しかして本発明方法によれば、第２図（ｂ）の工程で８
１＋（あるいはＡｒ＋）のイオン注入によりソース、ド
レイン予定部の結晶性を悪化させ、同図（ｃ）の工程で
ｒ−ト電極２５１，２５２側壁にＣＶＤ酸化膜２６．・
・・を残存させ、更に同図（ｄ）の工程でＡｓ ｆ選択
的にイオン注入し、同図（ｅ）の工程でＢ＋を選択的に
イオン注入した後、同図（ｆ）の工程で熱処理のみで制
御性よ＜ ＬＤＤ構造のソース、ドレイン領域２９，３
．０，３１．３２を形成することができる。すなわち、
必要とするイオン注入工程は３回、イオン注入のための
ＰＥＰ工程は２回となり、極めて簡便な工程で信頼性の
高いＬＤＤ構造の０ＭＯ８を製造することができ、素子
の微細化に対応することができる。
１＋（あるいはＡｒ＋）のイオン注入によりソース、ド
レイン予定部の結晶性を悪化させ、同図（ｃ）の工程で
ｒ−ト電極２５１，２５２側壁にＣＶＤ酸化膜２６．・
・・を残存させ、更に同図（ｄ）の工程でＡｓ ｆ選択
的にイオン注入し、同図（ｅ）の工程でＢ＋を選択的に
イオン注入した後、同図（ｆ）の工程で熱処理のみで制
御性よ＜ ＬＤＤ構造のソース、ドレイン領域２９，３
．０，３１．３２を形成することができる。すなわち、
必要とするイオン注入工程は３回、イオン注入のための
ＰＥＰ工程は２回となり、極めて簡便な工程で信頼性の
高いＬＤＤ構造の０ＭＯ８を製造することができ、素子
の微細化に対応することができる。
１２−
〔発明の効果〕
以上詳述した如く本発明の相補型半導体装置の製造方法
によれば、極めて簡便な工程で信頼性の高いＬＤＤ構造
の０ＭＯ８を製造することができ、素子の微細化に対応
できる等顕著な効果を奏するものである。
によれば、極めて簡便な工程で信頼性の高いＬＤＤ構造
の０ＭＯ８を製造することができ、素子の微細化に対応
できる等顕著な効果を奏するものである。
第１図（ａ）〜（ｇ）は従来のＬＤＤ構造の０ＭＯ８の
製造方法を示す断面図、第２図（ａ）〜（ｆ）は本発明
の実施例におけるＣＭＯＢの製造方法を示す断面図であ
る。 ２１・・・Ｐ−型シリコン基板、２２・・・ｒ凰つェル
領域、２３・・・フィールド酸化膜、２４・・・ダート
酸化膜、ｊ ５１．、、２５１・・・ｅ−）電極、２６
・・・ＣＶＤ酸化膜、２７！、２Ｂ・・・ホトレジスト
パターン、２９＊、３０＆・・・ｎ−型不純物領域、２
９ｂ。 ｓｏｂ・・・層型不純物領域、２９．３０・・・ソース
、ドレイン領域、３１ｍ、３２ｍ・・・ｐ！不純物領域
、３１ｂ、３２ｂ・・・ｐ 型不純物領域、３１゜３２
・・・ソース、ドレイン領域、３３・・・層間絶縁１３
− 膜、３４・・・コンタクトホール、３５・・・ＡＩ配線
。 １４− 良へ
製造方法を示す断面図、第２図（ａ）〜（ｆ）は本発明
の実施例におけるＣＭＯＢの製造方法を示す断面図であ
る。 ２１・・・Ｐ−型シリコン基板、２２・・・ｒ凰つェル
領域、２３・・・フィールド酸化膜、２４・・・ダート
酸化膜、ｊ ５１．、、２５１・・・ｅ−）電極、２６
・・・ＣＶＤ酸化膜、２７！、２Ｂ・・・ホトレジスト
パターン、２９＊、３０＆・・・ｎ−型不純物領域、２
９ｂ。 ｓｏｂ・・・層型不純物領域、２９．３０・・・ソース
、ドレイン領域、３１ｍ、３２ｍ・・・ｐ！不純物領域
、３１ｂ、３２ｂ・・・ｐ 型不純物領域、３１゜３２
・・・ソース、ドレイン領域、３３・・・層間絶縁１３
− 膜、３４・・・コンタクトホール、３５・・・ＡＩ配線
。 １４− 良へ
Claims (1)
- 第１導電型の半導体基板に第１及び第２導電型の素子領
域を形成する工程と、それぞれの素子領域上Ｋｒ−）絶
縁膜を介してダート電極を形成する工程と、これらダー
ト電極をマスクとして利用しイオン注入を行ない、露出
したそれぞれの素子領域表面の結晶性を悪化させる工程
と、全面に絶縁膜を堆積した後、異方性エツチングによ
り各ダート電極側壁に該絶縁膜を残存させ、る工程と、
ｒ−ト電極及びその側壁に残存した絶縁膜をマスクとし
て利用し、第１導電型の素子領域に選択的に第２導電型
の不純物を、第２導電型の素子領域に選択的Ｗ第１導電
壓の不純物をそれぞれイオン注入する工程と、熱処理に
より不純物を拡散させ、第１導電型の素子領域にチャネ
ル領域近傍の低濃度不純物領域とこれらの領域に隣接す
る高濃度不純物領域とからなる第２導電型のソース、ド
レイン領域を、第２導電型の素子領域にチャネル領域近
傍の低濃度不純物領域とこれらの領域に隣接する高濃度
不純物領域とからなるソース、ドレイン領域をそれぞれ
形成する工程とを具備したことを特徴とする相補型半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182654A JPS6074663A (ja) | 1983-09-30 | 1983-09-30 | 相補型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182654A JPS6074663A (ja) | 1983-09-30 | 1983-09-30 | 相補型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074663A true JPS6074663A (ja) | 1985-04-26 |
Family
ID=16122093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58182654A Pending JPS6074663A (ja) | 1983-09-30 | 1983-09-30 | 相補型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074663A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130998A (ja) * | 1993-11-01 | 1995-05-19 | Nec Corp | 半導体装置の製造方法 |
| US5976925A (en) * | 1997-12-01 | 1999-11-02 | Advanced Micro Devices | Process of fabricating a semiconductor devise having asymmetrically-doped active region and gate electrode |
| US6057185A (en) * | 1995-09-08 | 2000-05-02 | Sony Corporation | Method of manufacturing semiconductor device |
| US6977392B2 (en) * | 1991-08-23 | 2005-12-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
-
1983
- 1983-09-30 JP JP58182654A patent/JPS6074663A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6977392B2 (en) * | 1991-08-23 | 2005-12-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| JPH07130998A (ja) * | 1993-11-01 | 1995-05-19 | Nec Corp | 半導体装置の製造方法 |
| US6057185A (en) * | 1995-09-08 | 2000-05-02 | Sony Corporation | Method of manufacturing semiconductor device |
| US5976925A (en) * | 1997-12-01 | 1999-11-02 | Advanced Micro Devices | Process of fabricating a semiconductor devise having asymmetrically-doped active region and gate electrode |
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