JPH07130998A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH07130998A JPH07130998A JP27334893A JP27334893A JPH07130998A JP H07130998 A JPH07130998 A JP H07130998A JP 27334893 A JP27334893 A JP 27334893A JP 27334893 A JP27334893 A JP 27334893A JP H07130998 A JPH07130998 A JP H07130998A
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- JP
- Japan
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- conductivity type
- insulating film
- gate electrode
- film
- region
- Prior art date
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】オン電流が低下しない接合の深さの浅いＬＤＤ
拡散層を有するＭＯＳトランジスタの形成方法を提供す
る。 【構成】ゲート酸化膜３０とゲート電極４０とからなる
ゲート電極部４５を形成し、全面にＢＳＧ膜５２を堆積
する。ＢＳＧ膜５２を拡散源としたランプアニールによ
り、接合の深さの浅いＰ型ＬＤＤ拡散層６２が形成され
る。
拡散層を有するＭＯＳトランジスタの形成方法を提供す
る。 【構成】ゲート酸化膜３０とゲート電極４０とからなる
ゲート電極部４５を形成し、全面にＢＳＧ膜５２を堆積
する。ＢＳＧ膜５２を拡散源としたランプアニールによ
り、接合の深さの浅いＰ型ＬＤＤ拡散層６２が形成され
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に浅いＬＤＤ拡散層を有するＭＯＳトランジス
タの形成方法に関する。
関し、特に浅いＬＤＤ拡散層を有するＭＯＳトランジス
タの形成方法に関する。
【０００２】
【従来の技術】微細化された近年のＭＯＳトランジスタ
では、ホット・キャリアの注入を防ぐため、ＬＤＤ拡散
層を有したソース，ドレイン拡散層が用いられている。
このＬＤＤ拡散層は、ゲート電極をマスクにした低濃度
不純物のイオン注入により形成されている。ゲート電極
長のサブミクトン化に伴ない、接合の深さの浅いＬＤＤ
拡散層が必要となってきたが、イオン注入による方法で
はこの目的に適うＬＤＤ拡散層を形成することが困難で
あるため、導電型不純物を構成成分として含んだ絶縁膜
からの熱拡散により浅いＬＤＤ拡散層を形成する方法が
種々提案されている。このような浅いＬＤＤ拡散層を有
するＭＯＳトランジスタの形成方法の一例は、例えば特
開平１−１８９９６３号公報に開示されている。
では、ホット・キャリアの注入を防ぐため、ＬＤＤ拡散
層を有したソース，ドレイン拡散層が用いられている。
このＬＤＤ拡散層は、ゲート電極をマスクにした低濃度
不純物のイオン注入により形成されている。ゲート電極
長のサブミクトン化に伴ない、接合の深さの浅いＬＤＤ
拡散層が必要となってきたが、イオン注入による方法で
はこの目的に適うＬＤＤ拡散層を形成することが困難で
あるため、導電型不純物を構成成分として含んだ絶縁膜
からの熱拡散により浅いＬＤＤ拡散層を形成する方法が
種々提案されている。このような浅いＬＤＤ拡散層を有
するＭＯＳトランジスタの形成方法の一例は、例えば特
開平１−１８９９６３号公報に開示されている。
【０００３】ＭＯＳトランジスタの製造工程の断面図で
ある図４を参照すると、上記公開公報記載のＭＯＳトラ
ンジスタの形成方法は、以下のようになる。
ある図４を参照すると、上記公開公報記載のＭＯＳトラ
ンジスタの形成方法は、以下のようになる。
【０００４】まず、Ｎ型シリコン基板１０Ａ表面には選
択的にフィールド酸化膜２０が形成され、このフィール
ド酸化膜２０により挟まれた領域の所定のＮ型シリコン
基板１０Ａ表面上にはゲート酸化膜３０とゲート電極４
０とからなるゲート電極部４５が形成される〔図４
（ａ）〕。
択的にフィールド酸化膜２０が形成され、このフィール
ド酸化膜２０により挟まれた領域の所定のＮ型シリコン
基板１０Ａ表面上にはゲート酸化膜３０とゲート電極４
０とからなるゲート電極部４５が形成される〔図４
（ａ）〕。
【０００５】次に、全面にＢＳＧ膜５０が堆積される
〔図４（ｂ）〕。続いて、このＢＳＧ膜５０が異方性エ
ッチングされ、ゲート電極部４５の側壁部にＢＳＧスペ
ーサ７０が形成される〔図４（ｃ）〕。
〔図４（ｂ）〕。続いて、このＢＳＧ膜５０が異方性エ
ッチングされ、ゲート電極部４５の側壁部にＢＳＧスペ
ーサ７０が形成される〔図４（ｃ）〕。
【０００６】次に、熱処理によるＢＳＧスペーサ７０か
らのボロンの熱拡散により、低濃度で浅い接合のＰ型Ｌ
ＤＤ拡散層６０が、ゲート電極部４５に自己整合的にＮ
型シリコン基板１０Ａ表面に形成される〔図４
（ｄ）〕。
らのボロンの熱拡散により、低濃度で浅い接合のＰ型Ｌ
ＤＤ拡散層６０が、ゲート電極部４５に自己整合的にＮ
型シリコン基板１０Ａ表面に形成される〔図４
（ｄ）〕。
【０００７】その後、フィールド酸化膜２０，ゲート電
極４０およびＢＳＧスペーサ７０をマスクにして高濃度
のボロンがイオン注入され、ソース，ドレイン領域とな
るＰ+ 型拡散層８０がフィールド酸化膜２０およびＢＳ
Ｇスペーサ７０に自己整合的にＮ型シリコン基板１０Ａ
表面に形成される〔図４（ｅ）〕。
極４０およびＢＳＧスペーサ７０をマスクにして高濃度
のボロンがイオン注入され、ソース，ドレイン領域とな
るＰ+ 型拡散層８０がフィールド酸化膜２０およびＢＳ
Ｇスペーサ７０に自己整合的にＮ型シリコン基板１０Ａ
表面に形成される〔図４（ｅ）〕。
【０００８】ＢＳＧスペーサ７０が除去された後、全面
に層間絶縁膜９０が堆積され、この層間絶縁膜９０の所
定個所にコンタクト孔が形成され、配線１００が形成さ
れる〔図４（ｆ）〕。
に層間絶縁膜９０が堆積され、この層間絶縁膜９０の所
定個所にコンタクト孔が形成され、配線１００が形成さ
れる〔図４（ｆ）〕。
【０００９】
【発明が解決しようとする課題】上記公開公報記載のＬ
ＤＤ拡散層の形成方法では、ＢＳＧスペーサを拡散源に
してＬＤＤ拡散層を形成している。ＢＳＧスペーサは、
ゲート電極部の側壁部の側では膜厚が厚く、逆の側では
膜厚が薄くなっている。ＢＳＧスペーサのそれぞれの部
分での拡散源としての不純物供給量はその部分でのＢＳ
Ｇスペーサの膜厚に比例する。このことから、上記公開
公報記載の方法によると、ゲート電極部の側壁部の側で
は得られたＬＤＤ拡散層の不純物濃度と接合の深さとが
それぞれ所望の値に近い値を有するが、側壁部から離れ
るにしたがって得られたＬＤＤ拡散層の不純物濃度と接
合の深さとがそれぞれ所望の値より低濃度でかつ浅くな
る。したがって、ソース，ドレイン領域となるＰ+ 型拡
散層は、不純物濃度と接合の深さとがそれぞれ所望の値
より低濃度（高抵抗）でかつ浅い部分でＬＤＤ拡散層に
接続されることになる。この結果、上記公開公報記載の
方法による得られるＭＯＳトランジスタでは、オン電流
が低下するという問題点が存在する。
ＤＤ拡散層の形成方法では、ＢＳＧスペーサを拡散源に
してＬＤＤ拡散層を形成している。ＢＳＧスペーサは、
ゲート電極部の側壁部の側では膜厚が厚く、逆の側では
膜厚が薄くなっている。ＢＳＧスペーサのそれぞれの部
分での拡散源としての不純物供給量はその部分でのＢＳ
Ｇスペーサの膜厚に比例する。このことから、上記公開
公報記載の方法によると、ゲート電極部の側壁部の側で
は得られたＬＤＤ拡散層の不純物濃度と接合の深さとが
それぞれ所望の値に近い値を有するが、側壁部から離れ
るにしたがって得られたＬＤＤ拡散層の不純物濃度と接
合の深さとがそれぞれ所望の値より低濃度でかつ浅くな
る。したがって、ソース，ドレイン領域となるＰ+ 型拡
散層は、不純物濃度と接合の深さとがそれぞれ所望の値
より低濃度（高抵抗）でかつ浅い部分でＬＤＤ拡散層に
接続されることになる。この結果、上記公開公報記載の
方法による得られるＭＯＳトランジスタでは、オン電流
が低下するという問題点が存在する。
【００１０】
【課題を解決するための手段】本発明の半導体装置の製
造方法の第１の態様は、一導電型の半導体基板上に、ゲ
ート絶縁膜とゲート電極とが積層してなるゲート電極部
を形成する工程と、上記半導体基板の全面に逆導電型不
純物を含む絶縁膜を形成し、逆導電型不純物をこの半導
体基板表面に熱拡散する工程と、上記ゲート電極部の少
なくとも一方の側壁部に、上記逆導電型不純物を含む絶
縁膜からなる絶縁膜スペーサを形成する工程と、上記ゲ
ート電極および上記絶縁膜スペーサをマスクにして、上
記半導体基板表面に高濃度の逆導電型不純物をイオン注
入する工程とを含んでいる。
造方法の第１の態様は、一導電型の半導体基板上に、ゲ
ート絶縁膜とゲート電極とが積層してなるゲート電極部
を形成する工程と、上記半導体基板の全面に逆導電型不
純物を含む絶縁膜を形成し、逆導電型不純物をこの半導
体基板表面に熱拡散する工程と、上記ゲート電極部の少
なくとも一方の側壁部に、上記逆導電型不純物を含む絶
縁膜からなる絶縁膜スペーサを形成する工程と、上記ゲ
ート電極および上記絶縁膜スペーサをマスクにして、上
記半導体基板表面に高濃度の逆導電型不純物をイオン注
入する工程とを含んでいる。
【００１１】本発明の半導体装置の製造方法の第２の態
様は、半導体基板表面に一導電型領域と逆導電型領域と
を形成する工程と、上記一導電型領域上および上記逆導
電型領域上に、それぞれゲート絶縁膜と第１のゲート電
極が積層してなる第１のゲート電極部およびゲート絶縁
膜と第２のゲート電極が積層してなる第２のゲート電極
部を形成する工程と、上記半導体基板の全面に逆導電型
不純物を含む第１の絶縁膜を形成し、第１のレジスト膜
をマスクにした等方性エッチングにより上記逆導電型領
域上のこの第１の絶縁膜を除去し、この第１のレジスト
膜を除去し、この半導体基板の全面に一導電型不純物を
含む第２の絶縁膜を形成し、逆導電型不純物および一導
電型不純物をそれぞれ上記一導電型領域表面およびこの
逆導電型領域表面に熱拡散する工程と、上記第２の絶縁
膜の異方性エッチングを行ない、上記第２のゲート電極
部の少なくとも一方の側壁部に、この第２の絶縁膜から
なる第１の絶縁膜スペーサを形成する工程と、上記第１
の絶縁膜，上記第２のゲート電極および上記第１の絶縁
膜スペーサをマスクにして、上記一導電型領域表面に高
濃度の逆導電型不純物をイオン注入する工程と、上記一
導電型領域を第２のレジスト膜で覆って上記第１の絶縁
膜の異方性エッチングを行ない、上記第１のゲート電極
部の少なくとも一方の側壁部に、この第１の絶縁膜から
なる第２の絶縁膜スペーサを形成する工程と、上記第２
のレジスト膜，上記第１のゲート電極および上記第２の
絶縁膜スペーサをマスクにして、上記逆導電型領域表面
に高濃度の一導電型不純物をイオン注入する工程とを含
んでいる。
様は、半導体基板表面に一導電型領域と逆導電型領域と
を形成する工程と、上記一導電型領域上および上記逆導
電型領域上に、それぞれゲート絶縁膜と第１のゲート電
極が積層してなる第１のゲート電極部およびゲート絶縁
膜と第２のゲート電極が積層してなる第２のゲート電極
部を形成する工程と、上記半導体基板の全面に逆導電型
不純物を含む第１の絶縁膜を形成し、第１のレジスト膜
をマスクにした等方性エッチングにより上記逆導電型領
域上のこの第１の絶縁膜を除去し、この第１のレジスト
膜を除去し、この半導体基板の全面に一導電型不純物を
含む第２の絶縁膜を形成し、逆導電型不純物および一導
電型不純物をそれぞれ上記一導電型領域表面およびこの
逆導電型領域表面に熱拡散する工程と、上記第２の絶縁
膜の異方性エッチングを行ない、上記第２のゲート電極
部の少なくとも一方の側壁部に、この第２の絶縁膜から
なる第１の絶縁膜スペーサを形成する工程と、上記第１
の絶縁膜，上記第２のゲート電極および上記第１の絶縁
膜スペーサをマスクにして、上記一導電型領域表面に高
濃度の逆導電型不純物をイオン注入する工程と、上記一
導電型領域を第２のレジスト膜で覆って上記第１の絶縁
膜の異方性エッチングを行ない、上記第１のゲート電極
部の少なくとも一方の側壁部に、この第１の絶縁膜から
なる第２の絶縁膜スペーサを形成する工程と、上記第２
のレジスト膜，上記第１のゲート電極および上記第２の
絶縁膜スペーサをマスクにして、上記逆導電型領域表面
に高濃度の一導電型不純物をイオン注入する工程とを含
んでいる。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】半導体装置の製造工程の断面図である図１
を参照すると、本発明の第１の実施例は、ＬＤＤ拡散層
を有するＰチャネルＭＯＳトランジスタの製造方法であ
り、このトランジスタは以下のように形成される。
を参照すると、本発明の第１の実施例は、ＬＤＤ拡散層
を有するＰチャネルＭＯＳトランジスタの製造方法であ
り、このトランジスタは以下のように形成される。
【００１４】まず、素子分離領域をなす膜厚０．４μｍ
程度のフィールド酸化膜２０が、Ｎ型シリコン基板１０
Ａ表面に選択的に形成される。素子形成領域となるＮ型
シリコン基板１０Ａ表面に、膜厚８ｎｍ程度のゲート酸
化膜３０が熱酸化による形成される。全面に例えばＮ型
不純物等がドープされた膜厚０．３μｍ程度の多結晶シ
リコン膜が形成される。続いて、公知のリソグラフィ技
術および異方性エッチングにより、上記多結晶シリコン
膜およびゲート酸化膜３０が順次パターニングされ、ゲ
ート酸化膜３０と上記多結晶シリコン膜からなるゲート
電極４０とが積層されてなるゲート電極部４５が形成さ
れる〔図１（ａ）〕。
程度のフィールド酸化膜２０が、Ｎ型シリコン基板１０
Ａ表面に選択的に形成される。素子形成領域となるＮ型
シリコン基板１０Ａ表面に、膜厚８ｎｍ程度のゲート酸
化膜３０が熱酸化による形成される。全面に例えばＮ型
不純物等がドープされた膜厚０．３μｍ程度の多結晶シ
リコン膜が形成される。続いて、公知のリソグラフィ技
術および異方性エッチングにより、上記多結晶シリコン
膜およびゲート酸化膜３０が順次パターニングされ、ゲ
ート酸化膜３０と上記多結晶シリコン膜からなるゲート
電極４０とが積層されてなるゲート電極部４５が形成さ
れる〔図１（ａ）〕。
【００１５】次に、低濃度のボロンを含んだＢＳＧ膜５
２が全面に堆積され、さらに、９５０〜１０５０℃，１
０〜３０秒間程度のランプアニールによる高温短時間熱
処理が行なわれる。この熱処理によるＢＳＧ膜５２から
のボロンの熱拡散により、上記ゲート電極部４５および
フィールド酸化膜２０に自己整合的に、Ｎ型シリコン基
板１０Ａ表面には低濃度で接合の深さが浅いＰ型ＬＤＤ
拡散層６２が形成される〔図１（ｂ）〕。
２が全面に堆積され、さらに、９５０〜１０５０℃，１
０〜３０秒間程度のランプアニールによる高温短時間熱
処理が行なわれる。この熱処理によるＢＳＧ膜５２から
のボロンの熱拡散により、上記ゲート電極部４５および
フィールド酸化膜２０に自己整合的に、Ｎ型シリコン基
板１０Ａ表面には低濃度で接合の深さが浅いＰ型ＬＤＤ
拡散層６２が形成される〔図１（ｂ）〕。
【００１６】次に、ゲート電極４０の上面とフィールド
酸化膜２０の上面とが露出するまで上記ＢＳＧ膜５２が
異方性エッチングされ、ゲート電極部４５の側壁部には
ＢＳＧスペーサ７２が形成される〔図１（ｃ）〕。
酸化膜２０の上面とが露出するまで上記ＢＳＧ膜５２が
異方性エッチングされ、ゲート電極部４５の側壁部には
ＢＳＧスペーサ７２が形成される〔図１（ｃ）〕。
【００１７】続いて、フィールド酸化膜２０，ゲート電
極４０およびＢＳＧスペーサ７２をマスクにして高濃度
のボロンもしくは弗化ボロンがイオン注入され、ソー
ス，ドレイン領域となるＰ+ 型拡散層８２がフィールド
酸化膜２０およびＢＳＧスペーサ７２に自己整合的にＮ
型シリコン基板１０Ａ表面に形成される〔図１
（ｄ）〕。
極４０およびＢＳＧスペーサ７２をマスクにして高濃度
のボロンもしくは弗化ボロンがイオン注入され、ソー
ス，ドレイン領域となるＰ+ 型拡散層８２がフィールド
酸化膜２０およびＢＳＧスペーサ７２に自己整合的にＮ
型シリコン基板１０Ａ表面に形成される〔図１
（ｄ）〕。
【００１８】次に、全面に層間絶縁膜９０が堆積され、
この層間絶縁膜９０の所定個所にコンタクト孔が形成さ
れ、配線１００が形成される〔図１（ｅ）〕。
この層間絶縁膜９０の所定個所にコンタクト孔が形成さ
れ、配線１００が形成される〔図１（ｅ）〕。
【００１９】上記第１の実施例によると、Ｐ型ＬＤＤ拡
散層６２は、ＢＳＧスペーサ７２ではなくＢＳＧ膜５２
を拡散源として形成されるため、一様な接合の深さと一
様な不純物濃度とを有している。このため本実施例で
は、上記公開公報記載の製造方法と異なり、Ｐ型ＬＤＤ
拡散層６２とＰ+ 型拡散層８２との接続部近傍における
Ｐ型ＬＤＤ拡散層６２の不純物濃度の低下（抵抗値の上
昇）は発生せず、オン電流の低下は回避される。
散層６２は、ＢＳＧスペーサ７２ではなくＢＳＧ膜５２
を拡散源として形成されるため、一様な接合の深さと一
様な不純物濃度とを有している。このため本実施例で
は、上記公開公報記載の製造方法と異なり、Ｐ型ＬＤＤ
拡散層６２とＰ+ 型拡散層８２との接続部近傍における
Ｐ型ＬＤＤ拡散層６２の不純物濃度の低下（抵抗値の上
昇）は発生せず、オン電流の低下は回避される。
【００２０】なお、上記第１の実施例は、ＰチャネルＭ
ＯＳトランジスタの製造方法に関するものであるが、本
発明はＮチャネルＭＯＳトランジスタの製造方法にも適
用できることが明かである。この場合には、Ｎ型シリコ
ン基板およびＢＳＧ膜の代りにＰ型シリコン基板および
ＰＳＧ膜が用いられ、Ｐ型ＬＤＤ拡散層，ＢＳＧスペー
サおよびＰ+ 型拡散層の代りにＮ型ＬＤＤ拡散層，ＰＳ
ＧスペーサおよびＮ+型拡散層が形成される。
ＯＳトランジスタの製造方法に関するものであるが、本
発明はＮチャネルＭＯＳトランジスタの製造方法にも適
用できることが明かである。この場合には、Ｎ型シリコ
ン基板およびＢＳＧ膜の代りにＰ型シリコン基板および
ＰＳＧ膜が用いられ、Ｐ型ＬＤＤ拡散層，ＢＳＧスペー
サおよびＰ+ 型拡散層の代りにＮ型ＬＤＤ拡散層，ＰＳ
ＧスペーサおよびＮ+型拡散層が形成される。
【００２１】半導体装置の製造工程の断面図である図２
および図３を参照すると、本発明の第２の実施例は、Ｐ
チャネルＭＯＳトランジスタ並びにＮチャネルＭＯＳト
ランジスタがそれぞれＬＤＤ拡散層を有したＣＭＯＳト
ランジスタの製造であり、このＣＭＯＳランジスタは以
下のように形成される。
および図３を参照すると、本発明の第２の実施例は、Ｐ
チャネルＭＯＳトランジスタ並びにＮチャネルＭＯＳト
ランジスタがそれぞれＬＤＤ拡散層を有したＣＭＯＳト
ランジスタの製造であり、このＣＭＯＳランジスタは以
下のように形成される。
【００２２】まず、公知の方法により、例えばＰ型シリ
コン基板１０Ｂ表面のそれぞれ所定の領域にＰウェル１
１とＮウェル１２とが形成される。次に、素子分離領域
をなす膜厚０．４μｍ程度のフィールド酸化膜２０が、
Ｐ型シリコン基板１０Ｂ表面に選択的に形成される。素
子形成領域となるＰウェル１１およびＮウェル１２表面
に、膜厚８ｎｍ程度のゲート酸化膜３０が熱酸化による
形成される。全面に膜厚０．３μｍ程度の多結晶シリコ
ン膜（この段階ではノンドープもしくはＮ型になってい
る）が形成される。続いて、公知のリソグラフィ技術お
よび異方性エッチングにより、上記多結晶シリコン膜お
よびゲート酸化膜３０が順次パターニングされる。これ
により、ゲート酸化膜３０と上記多結晶シリコン膜から
なるゲート電極４０Ａとが積層されてなるゲート電極部
４５ＡがＰウェル１１表面上に形成され、ゲート酸化膜
３０と上記多結晶シリコン膜からなるゲート電極４０Ｂ
とが積層されてなるゲート電極部４５ＢがＮウェル１２
表面上に形成され、〔図２（ａ）〕。
コン基板１０Ｂ表面のそれぞれ所定の領域にＰウェル１
１とＮウェル１２とが形成される。次に、素子分離領域
をなす膜厚０．４μｍ程度のフィールド酸化膜２０が、
Ｐ型シリコン基板１０Ｂ表面に選択的に形成される。素
子形成領域となるＰウェル１１およびＮウェル１２表面
に、膜厚８ｎｍ程度のゲート酸化膜３０が熱酸化による
形成される。全面に膜厚０．３μｍ程度の多結晶シリコ
ン膜（この段階ではノンドープもしくはＮ型になってい
る）が形成される。続いて、公知のリソグラフィ技術お
よび異方性エッチングにより、上記多結晶シリコン膜お
よびゲート酸化膜３０が順次パターニングされる。これ
により、ゲート酸化膜３０と上記多結晶シリコン膜から
なるゲート電極４０Ａとが積層されてなるゲート電極部
４５ＡがＰウェル１１表面上に形成され、ゲート酸化膜
３０と上記多結晶シリコン膜からなるゲート電極４０Ｂ
とが積層されてなるゲート電極部４５ＢがＮウェル１２
表面上に形成され、〔図２（ａ）〕。
【００２３】次に、全面にＢＳＧ膜５２が堆積される
〔図２（ｂ）〕。続いて、Ｎウェル１２上を覆い，少な
くともＰウェル１１上に開口部を有するレジスト膜１１
０が形成され、このレジスト膜１１０をマスクにしてＢ
ＳＧ膜５２が等方性エッチングされ、ＢＳＧ膜５２ａが
残置される〔図２（ｃ）〕。
〔図２（ｂ）〕。続いて、Ｎウェル１２上を覆い，少な
くともＰウェル１１上に開口部を有するレジスト膜１１
０が形成され、このレジスト膜１１０をマスクにしてＢ
ＳＧ膜５２が等方性エッチングされ、ＢＳＧ膜５２ａが
残置される〔図２（ｃ）〕。
【００２４】上記レジスト膜１１０が除去された後、全
面にＰＳＧ膜５１が堆積される。続いて、９５０〜１０
５０℃，１０〜３０秒間程度のランプアニールによる高
温短時間熱処理が行なわれる。この熱処理により、（Ｐ
ＳＧ膜５１から燐の熱拡散により）上記ゲート電極部４
５Ａおよびフィールド酸化膜２０に自己整合的にＰウェ
ル１１表面に低濃度で接合の深さが浅いＮ型ＬＤＤ拡散
層６１が形成され、同時に、（ＢＳＧ膜５２からボロン
の熱拡散により）上記ゲート電極部４５Ｂおよびフィー
ルド酸化膜２０に自己整合的にＮウェル１２表面に低濃
度で接合の深さが浅いＰ型ＬＤＤ拡散層６２が形成され
る〔図２（ｄ）〕。
面にＰＳＧ膜５１が堆積される。続いて、９５０〜１０
５０℃，１０〜３０秒間程度のランプアニールによる高
温短時間熱処理が行なわれる。この熱処理により、（Ｐ
ＳＧ膜５１から燐の熱拡散により）上記ゲート電極部４
５Ａおよびフィールド酸化膜２０に自己整合的にＰウェ
ル１１表面に低濃度で接合の深さが浅いＮ型ＬＤＤ拡散
層６１が形成され、同時に、（ＢＳＧ膜５２からボロン
の熱拡散により）上記ゲート電極部４５Ｂおよびフィー
ルド酸化膜２０に自己整合的にＮウェル１２表面に低濃
度で接合の深さが浅いＰ型ＬＤＤ拡散層６２が形成され
る〔図２（ｄ）〕。
【００２５】次に、ゲート電極４０Ａの上面とＢＳＧ膜
５２ａの上面とが露出するまで上記ＰＳＧ膜５１が異方
性エッチングされ、ゲート電極部４５Ａの側壁部にはＰ
ＳＧスペーサ７１が形成される。このとき、ＢＳＧ膜５
２ａの側面には、ＰＳＧ膜５１ａが残置される。続い
て、フィールド酸化膜２０，ＢＳＧ膜５２ａ，ゲート電
極４０ＡおよびＰＳＧスペーサ７１をマスクにして高濃
度の燐もしくは砒素がイオン注入され、ＮチャネルＭＯ
Ｓトランジスタのソース，ドレイン領域となるＮ+ 型拡
散層８１がフィールド酸化膜２０およびＰＳＧスペーサ
７１に自己整合的にＰウェル１１表面に形成される〔図
３（ａ）〕。
５２ａの上面とが露出するまで上記ＰＳＧ膜５１が異方
性エッチングされ、ゲート電極部４５Ａの側壁部にはＰ
ＳＧスペーサ７１が形成される。このとき、ＢＳＧ膜５
２ａの側面には、ＰＳＧ膜５１ａが残置される。続い
て、フィールド酸化膜２０，ＢＳＧ膜５２ａ，ゲート電
極４０ＡおよびＰＳＧスペーサ７１をマスクにして高濃
度の燐もしくは砒素がイオン注入され、ＮチャネルＭＯ
Ｓトランジスタのソース，ドレイン領域となるＮ+ 型拡
散層８１がフィールド酸化膜２０およびＰＳＧスペーサ
７１に自己整合的にＰウェル１１表面に形成される〔図
３（ａ）〕。
【００２６】次に、Ｐウェル１１上とフィールド酸化膜
２０の露出された上面とを覆うレジスト膜１１１が形成
され、ゲート電極４０Ｂの上面とレジスト膜１１１に覆
われていない部分のフィールド酸化膜２０の上面とが露
出するまで上記ＢＳＧ膜５２ａが異方性エッチングさ
れ、ゲート電極部４５Ｂの側壁部にはＢＳＧスペーサ７
２が形成される。続いて、上記レジスト膜１１１，フィ
ールド酸化膜２０，ゲート電極４０ＢおよびＢＳＧスペ
ーサ７２をマスクにして高濃度のボロンもしくは弗化ボ
ロンがイオン注入され、ＰチャネルＭＯＳトランジスタ
のソース，ドレイン領域となるＰ+ 型拡散層８２がフィ
ールド酸化膜２０およびＢＳＧスペーサ７２に自己整合
的にＮウェル１１表面に形成される〔図３（ｂ）〕。
２０の露出された上面とを覆うレジスト膜１１１が形成
され、ゲート電極４０Ｂの上面とレジスト膜１１１に覆
われていない部分のフィールド酸化膜２０の上面とが露
出するまで上記ＢＳＧ膜５２ａが異方性エッチングさ
れ、ゲート電極部４５Ｂの側壁部にはＢＳＧスペーサ７
２が形成される。続いて、上記レジスト膜１１１，フィ
ールド酸化膜２０，ゲート電極４０ＢおよびＢＳＧスペ
ーサ７２をマスクにして高濃度のボロンもしくは弗化ボ
ロンがイオン注入され、ＰチャネルＭＯＳトランジスタ
のソース，ドレイン領域となるＰ+ 型拡散層８２がフィ
ールド酸化膜２０およびＢＳＧスペーサ７２に自己整合
的にＮウェル１１表面に形成される〔図３（ｂ）〕。
【００２７】次に、全面に層間絶縁膜９０が堆積され、
この層間絶縁膜９０の所定個所にコンタクト孔が形成さ
れ、配線１００が形成される〔図３（ｃ）〕。
この層間絶縁膜９０の所定個所にコンタクト孔が形成さ
れ、配線１００が形成される〔図３（ｃ）〕。
【００２８】上記第２の実施例は、上記第１の実施例の
有する効果を有するとともに、上記第１の実施例とは異
なる効果を有している。上記公開公報記載の製造方法で
は、ＣＭＯＳトランジスタのＮチャネルおよびＰチャネ
ルＭＯＳトランジスタの両方に接合の深さの浅いＬＤＤ
拡散層を形成することが困難であるが、本実施例では容
易に形成できる。
有する効果を有するとともに、上記第１の実施例とは異
なる効果を有している。上記公開公報記載の製造方法で
は、ＣＭＯＳトランジスタのＮチャネルおよびＰチャネ
ルＭＯＳトランジスタの両方に接合の深さの浅いＬＤＤ
拡散層を形成することが困難であるが、本実施例では容
易に形成できる。
【００２９】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法によれば、ＭＯＳトランジスタにおいて、オ
ン電流を低下させることなく、接合の深さの浅いＬＤＤ
拡散層を形成することができる。
の製造方法によれば、ＭＯＳトランジスタにおいて、オ
ン電流を低下させることなく、接合の深さの浅いＬＤＤ
拡散層を形成することができる。
【図１】本発明の第１の実施例の製造工程の断面図であ
る。
る。
【図２】本発明の第２の実施例の製造工程の断面図であ
る。
る。
【図３】上記第２の実施例の製造工程の断面図である。
【図４】従来の半導体装置の製造工程の断面図である。
１０Ａ Ｎ型シリコン基板 １０Ｂ Ｐ型シリコン基板 １１ Ｎウェル １２ Ｐウェル ２０ フィールド酸化膜 ３０ ゲート酸化膜 ４０，４０Ａ，４０Ｂ ゲート電極 ４５，４５Ａ，４５Ｂ ゲート電極部 ５０，５２，５２ａ ＢＳＧ膜 ５１，５１ａ ＰＳＧ膜 ６０，６２ Ｐ型ＬＤＤ拡散層 ６１ Ｎ型ＬＤＤ拡散層 ７０，７２ ＢＳＧスペーサ ７１ ＰＳＧスペーサ ８０，８２ Ｐ+ 型拡散層 ８１ Ｎ+ 型拡散層 ９０ 層間絶縁膜 １００ 配線 １１０，１１１ レジスト膜
Claims (2)
- 【請求項１】 一導電型の半導体基板上に、ゲート絶縁
膜とゲート電極とが積層してなるゲート電極部を形成す
る工程と、 前記半導体基板の全面に逆導電型不純物を含んだ絶縁膜
を形成し、逆導電型不純物を該半導体基板表面に熱拡散
する工程と、 前記ゲート電極部の少なくとも一方の側壁部に、前記逆
導電型不純物を含む絶縁膜からなる絶縁膜スペーサを形
成する工程と、 前記ゲート電極および前記絶縁膜スペーサをマスクにし
て、前記半導体基板表面に高濃度の逆導電型不純物をイ
オン注入する工程とを含むことを特徴とする半導体装置
の製造方法。 - 【請求項２】 半導体基板表面に一導電型領域と逆導電
型領域とを形成する工程と、 前記一導電型領域上および前記逆導電型領域上に、それ
ぞれゲート絶縁膜と第１のゲート電極が積層してなる第
１のゲート電極部およびゲート絶縁膜と第２のゲート電
極が積層してなる第２のゲート電極部を形成する工程
と、 前記半導体基板の全面に逆導電型不純物を含んだ第１の
絶縁膜を形成し、第１のレジスト膜をマスクにした等方
性エッチングにより前記逆導電型領域上の該第１の絶縁
膜を除去し、該第１のレジスト膜を除去し、該半導体基
板の全面に一導電型不純物を含んだ第２の絶縁膜を形成
し、逆導電型不純物および一導電型不純物をそれぞれ前
記一導電型領域表面および該逆導電型領域表面に熱拡散
する工程と、 前記第２の絶縁膜の異方性エッチングを行ない、前記第
２のゲート電極部の少なくとも一方の側壁部に、該第２
の絶縁膜からなる第１の絶縁膜スペーサを形成する工程
と、 前記第１の絶縁膜，前記第２のゲート電極および前記第
１の絶縁膜スペーサをマスクにして、前記一導電型領域
表面に高濃度の逆導電型不純物をイオン注入する工程
と、 前記一導電型領域を第２のレジスト膜で覆って前記第１
の絶縁膜の異方性エッチングを行ない、前記第１のゲー
ト電極部の少なくとも一方の側壁部に、該第１の絶縁膜
からなる第２の絶縁膜スペーサを形成する工程と、 前記第２のレジスト膜，前記第１のゲート電極および前
記第２の絶縁膜スペーサをマスクにして、前記逆導電型
領域表面に高濃度の一導電型不純物をイオン注入する工
程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27334893A JPH07130998A (ja) | 1993-11-01 | 1993-11-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27334893A JPH07130998A (ja) | 1993-11-01 | 1993-11-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07130998A true JPH07130998A (ja) | 1995-05-19 |
Family
ID=17526650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27334893A Pending JPH07130998A (ja) | 1993-11-01 | 1993-11-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07130998A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006508548A (ja) * | 2002-11-29 | 2006-03-09 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ドープされたｈｉｇｈ−ｋサイドウォールスペーサを有す電界効果トランジスタのドレイン／ソース拡張構造 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074663A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | 相補型半導体装置の製造方法 |
| JPH021939A (ja) * | 1988-06-09 | 1990-01-08 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1993
- 1993-11-01 JP JP27334893A patent/JPH07130998A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074663A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | 相補型半導体装置の製造方法 |
| JPH021939A (ja) * | 1988-06-09 | 1990-01-08 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006508548A (ja) * | 2002-11-29 | 2006-03-09 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ドープされたｈｉｇｈ−ｋサイドウォールスペーサを有す電界効果トランジスタのドレイン／ソース拡張構造 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961112 |