JP2001068561A - Ｌｄｍｏｓ型半導体装置の製造方法 - Google Patents
Ｌｄｍｏｓ型半導体装置の製造方法Info
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- JP2001068561A JP2001068561A JP24373699A JP24373699A JP2001068561A JP 2001068561 A JP2001068561 A JP 2001068561A JP 24373699 A JP24373699 A JP 24373699A JP 24373699 A JP24373699 A JP 24373699A JP 2001068561 A JP2001068561 A JP 2001068561A
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Abstract
(57)【要約】
【課題】 低耐圧ＭＯＳトランジスタのしきい値電圧が
変化するのを防ぐとともに、ＬＤＭＯＳトランジスタの
チャネル用拡散層とソース拡散層をともに自己整合的に
形成する。 【解決手段】 ＬＤＭＯＳトランジスタ部では、ドレイ
ン形成予定領域及びチャネル形成予定領域にもフィール
ド酸化膜２４ｄを形成しておき、そのフィールド酸化膜
２４ｄをマスクとしてチャネル用拡散層３８を形成し、
さらにそのフィールド酸化膜２４ｄをマスクとしてソー
ス拡散層４０ａを形成する。そのフィールド酸化膜２４
ｄを除去した後、低耐圧ＭＯＳトランジスタのゲート酸
化膜、ゲート電極、ソース・ドレインを形成する。
変化するのを防ぐとともに、ＬＤＭＯＳトランジスタの
チャネル用拡散層とソース拡散層をともに自己整合的に
形成する。 【解決手段】 ＬＤＭＯＳトランジスタ部では、ドレイ
ン形成予定領域及びチャネル形成予定領域にもフィール
ド酸化膜２４ｄを形成しておき、そのフィールド酸化膜
２４ｄをマスクとしてチャネル用拡散層３８を形成し、
さらにそのフィールド酸化膜２４ｄをマスクとしてソー
ス拡散層４０ａを形成する。そのフィールド酸化膜２４
ｄを除去した後、低耐圧ＭＯＳトランジスタのゲート酸
化膜、ゲート電極、ソース・ドレインを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は電力用などに使用さ
れる高耐圧ＬＤＭＯＳトランジスタ（横型拡散ＭＯＳト
ランジスタ）と低耐圧ＭＯＳトランジスタ混載の半導体
装置の製造方法に関するものである。
れる高耐圧ＬＤＭＯＳトランジスタ（横型拡散ＭＯＳト
ランジスタ）と低耐圧ＭＯＳトランジスタ混載の半導体
装置の製造方法に関するものである。
【０００２】
【従来の技術】ＬＤＭＯＳトランジスタは、ソース拡散
層を囲むようにソース・ドレインとは逆導電型の低濃度
不純物層（チャネル領域）を形成し、ゲート電極直下の
その低濃度不純層表面にチャネルを形成する電界効果ト
ランジスタである。図１はＮチャネル型ＬＤＭＯＳトラ
ンジスタの一例を示したものである。高抵抗のＮ型シリ
コン基板２上にゲート酸化膜４を介してポリシリコンゲ
ート電極６が形成されており、ゲート電極６のソース側
端部をマスクにしてＰ型不純物が注入され熱拡散されて
チャネル領域となる低濃度不純物拡散層８が形成されて
いる。低抵抗のＮ型ソース拡散層１０とドレインコンタ
クト層１２が、ゲート電極６をマスクとしたＰ型不純物
のイオン注入と熱拡散により形成されている。１４は層
間絶縁膜、１６，１８はそれぞれソース拡散層１０，ド
レインコンタクト層１２と接続された電極配線である。
層を囲むようにソース・ドレインとは逆導電型の低濃度
不純物層（チャネル領域）を形成し、ゲート電極直下の
その低濃度不純層表面にチャネルを形成する電界効果ト
ランジスタである。図１はＮチャネル型ＬＤＭＯＳトラ
ンジスタの一例を示したものである。高抵抗のＮ型シリ
コン基板２上にゲート酸化膜４を介してポリシリコンゲ
ート電極６が形成されており、ゲート電極６のソース側
端部をマスクにしてＰ型不純物が注入され熱拡散されて
チャネル領域となる低濃度不純物拡散層８が形成されて
いる。低抵抗のＮ型ソース拡散層１０とドレインコンタ
クト層１２が、ゲート電極６をマスクとしたＰ型不純物
のイオン注入と熱拡散により形成されている。１４は層
間絶縁膜、１６，１８はそれぞれソース拡散層１０，ド
レインコンタクト層１２と接続された電極配線である。
【０００３】高耐圧ＬＤＭＯＳトランジスタ、通常の低
耐圧ＭＯＳトランジスタ及び高抵抗ポリシリコン抵抗を
混載した半導体装置を製造する従来の方法を図２と図３
により説明する。 （Ａ）シリコン基板２０に各トランジスタを形成するウ
エル２２ａ〜２２ｃを５×１０15〜５×１０16／ｃｍ3
の濃度で形成する。ウエル２２ａは通常のＰＭＯＳトラ
ンジスタ形成用、ウエル２２ｂは通常のＮＭＯＳトラン
ジスタ形成用、ウエル２２ｃはＬＤＭＯＳトランジスタ
形成用である。
耐圧ＭＯＳトランジスタ及び高抵抗ポリシリコン抵抗を
混載した半導体装置を製造する従来の方法を図２と図３
により説明する。 （Ａ）シリコン基板２０に各トランジスタを形成するウ
エル２２ａ〜２２ｃを５×１０15〜５×１０16／ｃｍ3
の濃度で形成する。ウエル２２ａは通常のＰＭＯＳトラ
ンジスタ形成用、ウエル２２ｂは通常のＮＭＯＳトラン
ジスタ形成用、ウエル２２ｃはＬＤＭＯＳトランジスタ
形成用である。
【０００４】（Ｂ）ＬＯＣＯＳ法により素子分離領域に
フィールド酸化膜２４を形成する。 （Ｃ）低耐圧ＭＯＳトランジスタのしきい値電圧制御用
チャネルドープ２６として不純物注入を行なった後、ゲ
ート酸化膜２８を形成する。ＬＤＭＯＳトランジスタで
はチャネルドープは不要である。
フィールド酸化膜２４を形成する。 （Ｃ）低耐圧ＭＯＳトランジスタのしきい値電圧制御用
チャネルドープ２６として不純物注入を行なった後、ゲ
ート酸化膜２８を形成する。ＬＤＭＯＳトランジスタで
はチャネルドープは不要である。
【０００５】（Ｄ）ポリシリコン膜３０をＣＶＤ法によ
り約３５００Åの厚さに形成し、全面にリン３２を５×
１０13〜５×１０14／ｃｍ2のドーズ量で注入する。こ
のドーズ量ではポリシリコン膜３０は抵抗素子に使用で
きる高い抵抗値をもっている。
り約３５００Åの厚さに形成し、全面にリン３２を５×
１０13〜５×１０14／ｃｍ2のドーズ量で注入する。こ
のドーズ量ではポリシリコン膜３０は抵抗素子に使用で
きる高い抵抗値をもっている。
【０００６】（Ｅ）ポリシリコン膜３０上にシリコン酸
化膜３４を形成し、高抵抗素子３０ｂを形成する部分以
外のシリコン酸化膜３４を除去する。その後、リンを堆
積し、ポリシリコン膜３０に拡散させることにより、ポ
リシリコン膜３０を低抵抗なポリシリコン膜３０ａに変
える。
化膜３４を形成し、高抵抗素子３０ｂを形成する部分以
外のシリコン酸化膜３４を除去する。その後、リンを堆
積し、ポリシリコン膜３０に拡散させることにより、ポ
リシリコン膜３０を低抵抗なポリシリコン膜３０ａに変
える。
【０００７】（Ｆ）ポリシリコン膜３０ａを写真製版と
エッチングによりパターン化してゲート電極３６、抵抗
素子３０ｂ及び抵抗素子３０ｂの電極３７を形成する。 （Ｇ）ＬＤＭＯＳトランジスタ部では、チャネル用拡散
層形成予定領域に開口をもつレジストパターンを形成
し、そのレジストパターンとゲート電極３６をマスクに
してボロンを注入し、１０５０℃で４時間程度の熱処理
を施して濃度が１×１０17〜１×１０18／ｃｍ3程度の
チャネル用拡散層３８を形成する。
エッチングによりパターン化してゲート電極３６、抵抗
素子３０ｂ及び抵抗素子３０ｂの電極３７を形成する。 （Ｇ）ＬＤＭＯＳトランジスタ部では、チャネル用拡散
層形成予定領域に開口をもつレジストパターンを形成
し、そのレジストパターンとゲート電極３６をマスクに
してボロンを注入し、１０５０℃で４時間程度の熱処理
を施して濃度が１×１０17〜１×１０18／ｃｍ3程度の
チャネル用拡散層３８を形成する。
【０００８】（Ｈ）全ＭＯＳトランジスタのソース・ド
レイン及びＬＤＭＯＳトランジスタのドレインコンタク
ト形成用にレジストパターンを形成し、そのレジストパ
ターンとゲート電極３６をマスクにして自己整合的にボ
ロン又は砒素を注入し、９５０℃で１時間程度の熱処理
を施すことによりソース・ドレイン及びドレインコンタ
クト４０，４２，４４，４０ｄを形成する。
レイン及びＬＤＭＯＳトランジスタのドレインコンタク
ト形成用にレジストパターンを形成し、そのレジストパ
ターンとゲート電極３６をマスクにして自己整合的にボ
ロン又は砒素を注入し、９５０℃で１時間程度の熱処理
を施すことによりソース・ドレイン及びドレインコンタ
クト４０，４２，４４，４０ｄを形成する。
【０００９】
【発明が解決しようとする課題】図２と図３に示した方
法によれば、工程（Ｇ）におけるチャネル用拡散層を形
成するための熱処理条件が高温で長時間に及ぶので、工
程（Ｃ）で注入したしきい値電圧制御用チャネルドープ
２６が深い拡散となり、しきい値電圧が変化する。ま
た、高抵抗ポリシリコン素子３０ｂがある場合には、そ
のポリシリコン素子３０ｂには抵抗素子として適当な抵
抗値になるように不純物が注入されているが、工程
（Ｇ）の熱処理によりその注入不純物の活性化が進み、
ポリシリコン素子３０ｂの高抵抗化が困難になる。
法によれば、工程（Ｇ）におけるチャネル用拡散層を形
成するための熱処理条件が高温で長時間に及ぶので、工
程（Ｃ）で注入したしきい値電圧制御用チャネルドープ
２６が深い拡散となり、しきい値電圧が変化する。ま
た、高抵抗ポリシリコン素子３０ｂがある場合には、そ
のポリシリコン素子３０ｂには抵抗素子として適当な抵
抗値になるように不純物が注入されているが、工程
（Ｇ）の熱処理によりその注入不純物の活性化が進み、
ポリシリコン素子３０ｂの高抵抗化が困難になる。
【００１０】また、ポリシリコン素子３０ｂの両端には
低抵抗のポリシリコン層３７が残されているが、工程
（Ｇ）の熱処理によりこのポリシリコン層３７からポリ
シリコン素子３０ｂへの再分布が起こり、高抵抗部分が
狭くなる。その結果、ポリシリコン素子３０ｂを長く形
成しなければならなくなり、素子の微細化を妨げる。
低抵抗のポリシリコン層３７が残されているが、工程
（Ｇ）の熱処理によりこのポリシリコン層３７からポリ
シリコン素子３０ｂへの再分布が起こり、高抵抗部分が
狭くなる。その結果、ポリシリコン素子３０ｂを長く形
成しなければならなくなり、素子の微細化を妨げる。
【００１１】このような問題が発生しないようするため
には、チャネル用拡散層３８を形成するための工程
（Ｇ）の熱拡散工程を、低耐圧ＭＯＳトランジスタのチ
ャネルドープ（工程（Ｃ））の前に行なうことが考えら
れる。その方法として、図４（Ａ）に示されるように、
フィールド酸化膜２４を形成した後、チャネル用拡散層
を形成するための開口をもつレジストパターン４６を形
成し、それをマスクにしてイオン注入を行い、熱拡散に
よりチャネル用拡散層３８を形成することが考えられ
る。しかし、この場合には同図（Ｂ）に示されるよう
に、ＬＤＭＯＳトランジスタでは、最後にソース拡散層
４０をゲート電極３６をマスクにして形成すると、ソー
ス拡散層４０とチャネル用拡散層３８は相互に自己整合
的ではないため、ＬＤＭＯＳトランジスタの特性が安定
しないという問題が生じる。
には、チャネル用拡散層３８を形成するための工程
（Ｇ）の熱拡散工程を、低耐圧ＭＯＳトランジスタのチ
ャネルドープ（工程（Ｃ））の前に行なうことが考えら
れる。その方法として、図４（Ａ）に示されるように、
フィールド酸化膜２４を形成した後、チャネル用拡散層
を形成するための開口をもつレジストパターン４６を形
成し、それをマスクにしてイオン注入を行い、熱拡散に
よりチャネル用拡散層３８を形成することが考えられ
る。しかし、この場合には同図（Ｂ）に示されるよう
に、ＬＤＭＯＳトランジスタでは、最後にソース拡散層
４０をゲート電極３６をマスクにして形成すると、ソー
ス拡散層４０とチャネル用拡散層３８は相互に自己整合
的ではないため、ＬＤＭＯＳトランジスタの特性が安定
しないという問題が生じる。
【００１２】他の方法として、ＬＤＭＯＳトランジスタ
を先に作成し、その後に低耐圧ＭＯＳトランジスタとポ
リシリコン抵抗素子を作成する方法が考えられる。その
ような方法は、次に説明するような、図５と図６に示さ
れる工程となる。 （Ａ）図２の工程（Ａ），（Ｂ）と同様に、ウエル２２
ａ〜２２ｃ、フィールド酸化膜２４を形成する。 （Ｂ）ゲート酸化膜２８を形成した後、ＣＶＤ法により
ポリシリコン膜を５０００Å厚さに堆積し、低抵抗化の
ためにリンを堆積し、拡散させる。そしてＬＤＭＯＳト
ランジスタ部のみにゲート電極３６を残す。
を先に作成し、その後に低耐圧ＭＯＳトランジスタとポ
リシリコン抵抗素子を作成する方法が考えられる。その
ような方法は、次に説明するような、図５と図６に示さ
れる工程となる。 （Ａ）図２の工程（Ａ），（Ｂ）と同様に、ウエル２２
ａ〜２２ｃ、フィールド酸化膜２４を形成する。 （Ｂ）ゲート酸化膜２８を形成した後、ＣＶＤ法により
ポリシリコン膜を５０００Å厚さに堆積し、低抵抗化の
ためにリンを堆積し、拡散させる。そしてＬＤＭＯＳト
ランジスタ部のみにゲート電極３６を残す。
【００１３】（Ｃ）ＬＤＭＯＳトランジスタ部のチャネ
ル用拡散層形成予定領域にボロンを注入し、１０５０℃
で４時間程度の熱処理を施してチャネル用拡散層３８を
形成する。 （Ｄ）ＬＤＭＯＳトランジスタ部のソース４０、ドレイ
ンコンタクト４０ｄを形成するための注入を行う。
ル用拡散層形成予定領域にボロンを注入し、１０５０℃
で４時間程度の熱処理を施してチャネル用拡散層３８を
形成する。 （Ｄ）ＬＤＭＯＳトランジスタ部のソース４０、ドレイ
ンコンタクト４０ｄを形成するための注入を行う。
【００１４】（Ｅ）ＣＶＤ法により窒化膜４８を約１５
００Åの厚さに堆積し、写真製版とエッチングによりＬ
ＤＭＯＳトランジスタ部のみに残す。低耐圧ＭＯＳトラ
ンジスタ部では、ゲート酸化膜が除去されフィールド酸
化膜が残る程度のライトエッチングを施し、その後再び
所定の膜厚のゲート酸化膜２８ａを形成する。 （Ｆ）ポリシリコン膜３２を約３５００Åの厚さに堆積
し、図２，３の工程（Ｄ）から（Ｆ）と同様にしてポリ
シリコンゲート電極を形成する。
００Åの厚さに堆積し、写真製版とエッチングによりＬ
ＤＭＯＳトランジスタ部のみに残す。低耐圧ＭＯＳトラ
ンジスタ部では、ゲート酸化膜が除去されフィールド酸
化膜が残る程度のライトエッチングを施し、その後再び
所定の膜厚のゲート酸化膜２８ａを形成する。 （Ｆ）ポリシリコン膜３２を約３５００Åの厚さに堆積
し、図２，３の工程（Ｄ）から（Ｆ）と同様にしてポリ
シリコンゲート電極を形成する。
【００１５】しかし、この方法では、エッチングが多く
繰り返されるので、フィールド酸化膜２４が薄くなり、
フィールド酸化膜２４で構成される寄生トランジスタの
反転電圧が下がる問題が生じる。また、ＬＤＭＯＳトラ
ンジスタのポリシリコン電極３６上の窒化膜４８を除去
するためにドライエッチングを行なうが、窒化膜とポリ
シリコンとの選択比が取りにくいので、ＬＤＭＯＳトラ
ンジスタのゲート電極の形成に細心の注意が必要とな
る。
繰り返されるので、フィールド酸化膜２４が薄くなり、
フィールド酸化膜２４で構成される寄生トランジスタの
反転電圧が下がる問題が生じる。また、ＬＤＭＯＳトラ
ンジスタのポリシリコン電極３６上の窒化膜４８を除去
するためにドライエッチングを行なうが、窒化膜とポリ
シリコンとの選択比が取りにくいので、ＬＤＭＯＳトラ
ンジスタのゲート電極の形成に細心の注意が必要とな
る。
【００１６】本発明は、ＬＤＭＯＳトランジスタのチャ
ネル用拡散層を形成するための熱処理によって低耐圧Ｍ
ＯＳトランジスタのしきい値電圧が変化するのを防ぐと
ともに、ＬＤＭＯＳトランジスタのチャネル用拡散層と
ソース拡散層をともに自己整合的に形成できるようにす
る方法を提供することを目的とするものである。
ネル用拡散層を形成するための熱処理によって低耐圧Ｍ
ＯＳトランジスタのしきい値電圧が変化するのを防ぐと
ともに、ＬＤＭＯＳトランジスタのチャネル用拡散層と
ソース拡散層をともに自己整合的に形成できるようにす
る方法を提供することを目的とするものである。
【００１７】
【課題を解決するための手段】本発明は高耐圧ＬＤＭＯ
Ｓトランジスタと低耐圧ＭＯＳトランジスタ混載の半導
体装置の製造方法に関するものである。そして、低耐圧
ＭＯＳトランジスタのチャネルドープの前に、以下の工
程（Ａ）から（Ｄ）により高耐圧ＬＤＭＯＳトランジス
タのチャネル用拡散層及びその内側に形成されるソース
拡散層を形成する点に特徴をもっている。
Ｓトランジスタと低耐圧ＭＯＳトランジスタ混載の半導
体装置の製造方法に関するものである。そして、低耐圧
ＭＯＳトランジスタのチャネルドープの前に、以下の工
程（Ａ）から（Ｄ）により高耐圧ＬＤＭＯＳトランジス
タのチャネル用拡散層及びその内側に形成されるソース
拡散層を形成する点に特徴をもっている。
【００１８】（Ａ）素子分離領域形成予定領域と高耐圧
ＬＤＭＯＳトランジスタのドレイン形成予定領域及びチ
ャネル形成予定領域に選択酸化法によりフィールド酸化
膜を形成する工程。 （Ｂ）高耐圧ＬＤＭＯＳトランジスタのソース用拡散層
形成予定領域に開口をもつレジストパターンを形成し、
そのレジストパターンと前記フィールド酸化膜をマスク
にして高耐圧ＬＤＭＯＳトランジスタのチャネル用拡散
層を形成するための不純物イオン注入を行ない、その
後、熱処理を施してチャネル用拡散層を形成する工程。
ＬＤＭＯＳトランジスタのドレイン形成予定領域及びチ
ャネル形成予定領域に選択酸化法によりフィールド酸化
膜を形成する工程。 （Ｂ）高耐圧ＬＤＭＯＳトランジスタのソース用拡散層
形成予定領域に開口をもつレジストパターンを形成し、
そのレジストパターンと前記フィールド酸化膜をマスク
にして高耐圧ＬＤＭＯＳトランジスタのチャネル用拡散
層を形成するための不純物イオン注入を行ない、その
後、熱処理を施してチャネル用拡散層を形成する工程。
【００１９】（Ｃ）高耐圧ＬＤＭＯＳトランジスタのソ
ース用拡散層形成予定領域に開口をもつレジストパター
ンを形成し、そのレジストパターンと前記フィールド酸
化膜をマスクにして高耐圧ＬＤＭＯＳトランジスタのソ
ース領域用の不純物イオン注入を行なう工程。 （Ｄ）高耐圧ＬＤＭＯＳトランジスタのドレイン形成予
定領域及びチャネル形成予定領域の前記フィールド酸化
膜を除去する工程。
ース用拡散層形成予定領域に開口をもつレジストパター
ンを形成し、そのレジストパターンと前記フィールド酸
化膜をマスクにして高耐圧ＬＤＭＯＳトランジスタのソ
ース領域用の不純物イオン注入を行なう工程。 （Ｄ）高耐圧ＬＤＭＯＳトランジスタのドレイン形成予
定領域及びチャネル形成予定領域の前記フィールド酸化
膜を除去する工程。
【００２０】この方法によれば、低耐圧ＭＯＳトランジ
スタのチャネルドープの前に、高耐圧ＬＤＭＯＳトラン
ジスタのチャネル用拡散層を形成するので、ＬＤＭＯＳ
トランジスタのチャネル用拡散層を形成するための熱処
理によって低耐圧ＭＯＳトランジスタのしきい値電圧が
変化することがない。また、ＬＤＭＯＳトランジスタの
チャネル用拡散層とソース拡散層はともにフィールド酸
化膜をマスクとして自己整合的に形成される。
スタのチャネルドープの前に、高耐圧ＬＤＭＯＳトラン
ジスタのチャネル用拡散層を形成するので、ＬＤＭＯＳ
トランジスタのチャネル用拡散層を形成するための熱処
理によって低耐圧ＭＯＳトランジスタのしきい値電圧が
変化することがない。また、ＬＤＭＯＳトランジスタの
チャネル用拡散層とソース拡散層はともにフィールド酸
化膜をマスクとして自己整合的に形成される。
【００２１】高耐圧ＬＤＭＯＳトランジスタのドレイン
形成予定領域及びチャネル形成予定領域のフィールド酸
化膜を、ドレイン形成予定領域からチャネル形成予定領
域に向かって膜厚が薄くなるように形成し、高耐圧ＬＤ
ＭＯＳトランジスタのチャネル用不純物イオン注入の加
速電圧を、注入不純物のピーク濃度位置がそのフィール
ド酸化膜の膜厚の最大値と最小値の中間になるように設
定することが好ましい。これにより、拡散させてチャネ
ル用拡散層を形成するための熱処理条件を緩和したり、
チャネル用拡散層の横方向拡散を大きくすることができ
るようになる。
形成予定領域及びチャネル形成予定領域のフィールド酸
化膜を、ドレイン形成予定領域からチャネル形成予定領
域に向かって膜厚が薄くなるように形成し、高耐圧ＬＤ
ＭＯＳトランジスタのチャネル用不純物イオン注入の加
速電圧を、注入不純物のピーク濃度位置がそのフィール
ド酸化膜の膜厚の最大値と最小値の中間になるように設
定することが好ましい。これにより、拡散させてチャネ
ル用拡散層を形成するための熱処理条件を緩和したり、
チャネル用拡散層の横方向拡散を大きくすることができ
るようになる。
【００２２】その後の工程において、ソース・ドレイン
のための高濃度拡散層の活性化、後に形成されるＰＳＧ
膜やＢＰＳＧ膜の熱処理時の再拡散によるオーミック不
良防止のための酸化膜形成、さらにはＰＳＧ膜やＢＰＳ
Ｇ膜リフローのために、これまではウエット酸化を行な
っている。しかし、ウエット酸化では酸化がドレイン部
のゲート電極ポリシリコン端部分まで進み、ホットエレ
クトロン耐性が弱くなることがあった。そこで、本発明
の好ましい態様として、これらの酸化工程ではウエット
酸化を行なわずにドライ酸化を行なうようにすることに
より、ホットエレクトロン耐性の低下を抑えることがで
きるようになる。
のための高濃度拡散層の活性化、後に形成されるＰＳＧ
膜やＢＰＳＧ膜の熱処理時の再拡散によるオーミック不
良防止のための酸化膜形成、さらにはＰＳＧ膜やＢＰＳ
Ｇ膜リフローのために、これまではウエット酸化を行な
っている。しかし、ウエット酸化では酸化がドレイン部
のゲート電極ポリシリコン端部分まで進み、ホットエレ
クトロン耐性が弱くなることがあった。そこで、本発明
の好ましい態様として、これらの酸化工程ではウエット
酸化を行なわずにドライ酸化を行なうようにすることに
より、ホットエレクトロン耐性の低下を抑えることがで
きるようになる。
【００２３】
【実施例】（実施例１）図７と図８により第１の実施例
を説明する。図で、ＰＭＯＳ、ＮＭＯＳと表示してある
のは通常の低耐圧ＰＭＯＳトランジスタ部、低耐圧ＮＭ
ＯＳトランジスタ部をそれぞれ表わし、ＬＤＭＯＳは高
耐圧ＬＤＭＯＳトランジスタ部を表わしている。
を説明する。図で、ＰＭＯＳ、ＮＭＯＳと表示してある
のは通常の低耐圧ＰＭＯＳトランジスタ部、低耐圧ＮＭ
ＯＳトランジスタ部をそれぞれ表わし、ＬＤＭＯＳは高
耐圧ＬＤＭＯＳトランジスタ部を表わしている。
【００２４】（Ａ）シリコン基板２０にウエル２２ａ〜
２２ｃを形成した後、ＬＯＣＯＳ法によりフィールド酸
化膜２４を形成する。このとき、ＬＤＭＯＳトランジス
タ部では、ドレイン形成予定領域及びチャネル形成予定
領域にもフィールド酸化膜２４ｄを同時に形成してお
く。フィールド酸化膜２４，２４ｄの形成工程は、例え
ば次の通りである。基板２０上にシリコン酸化膜を２５
〜５０ｎｍの厚さに形成し、その上にシリコン窒化膜を
１００〜１５０ｎｍの厚さに堆積する。ＰＭＯＳトラン
ジスタ部及びＮＭＯＳトランジスタ部の素子領域、並び
にＬＤＭＯＳトランジスタのドレイン形成予定領域及び
チャネル形成予定領域の窒化膜を除去した後、酸化を行
ない、フィールド酸化膜を形成する。フィールド酸化膜
の膜厚は３００〜８００ｎｍとする。
２２ｃを形成した後、ＬＯＣＯＳ法によりフィールド酸
化膜２４を形成する。このとき、ＬＤＭＯＳトランジス
タ部では、ドレイン形成予定領域及びチャネル形成予定
領域にもフィールド酸化膜２４ｄを同時に形成してお
く。フィールド酸化膜２４，２４ｄの形成工程は、例え
ば次の通りである。基板２０上にシリコン酸化膜を２５
〜５０ｎｍの厚さに形成し、その上にシリコン窒化膜を
１００〜１５０ｎｍの厚さに堆積する。ＰＭＯＳトラン
ジスタ部及びＮＭＯＳトランジスタ部の素子領域、並び
にＬＤＭＯＳトランジスタのドレイン形成予定領域及び
チャネル形成予定領域の窒化膜を除去した後、酸化を行
ない、フィールド酸化膜を形成する。フィールド酸化膜
の膜厚は３００〜８００ｎｍとする。
【００２５】（Ｂ）ＬＤＭＯＳトランジスタ部のソース
用拡散層形成予定領域に開口をもつレジストパターン５
０を形成し、そのジストパターン５０とフィールド酸化
膜２４ｄをマスクとしてボロンを注入し、１０５０〜１
１００℃で３〜４時間の熱処理を施してチャネル用拡散
層３８を形成する。
用拡散層形成予定領域に開口をもつレジストパターン５
０を形成し、そのジストパターン５０とフィールド酸化
膜２４ｄをマスクとしてボロンを注入し、１０５０〜１
１００℃で３〜４時間の熱処理を施してチャネル用拡散
層３８を形成する。
【００２６】（Ｃ）ＬＤＭＯＳトランジスタ部のソース
用拡散層形成予定領域に開口をもつレジストパターン５
２を形成し、そのレジストパターン５２とフィールド酸
化膜２４ｄをマスクとしてソース用に砒素を1×１０15/
cm2以上のドーズ量で注入してソース拡散層４０ａを形
成する。
用拡散層形成予定領域に開口をもつレジストパターン５
２を形成し、そのレジストパターン５２とフィールド酸
化膜２４ｄをマスクとしてソース用に砒素を1×１０15/
cm2以上のドーズ量で注入してソース拡散層４０ａを形
成する。
【００２７】（Ｄ）ＬＤＭＯＳトランジスタ部のドレイ
ン形成予定領域及びチャネル形成予定領域のフィールド
酸化膜２４ｄに開口をもつレジストパターン５４を形成
し、レジストパターン５４をマスクとして酸化膜をエッ
チングすることにより、そのフィールド酸化膜２４ｄを
除去する。
ン形成予定領域及びチャネル形成予定領域のフィールド
酸化膜２４ｄに開口をもつレジストパターン５４を形成
し、レジストパターン５４をマスクとして酸化膜をエッ
チングすることにより、そのフィールド酸化膜２４ｄを
除去する。
【００２８】（Ｅ）既存のゲート酸化膜が除去されフィ
ールド酸化膜２４が残る程度の条件のライトエッチング
を施し、その後再びゲート酸化膜２８ａを形成する。そ
の後、低耐圧ＭＯＳトランジスタのチャネルドープのた
めに不純物を注入する。その後、ゲート酸化膜上からポ
リシリコン膜３０をＣＶＤ法により３５００Åの厚さに
堆積する。
ールド酸化膜２４が残る程度の条件のライトエッチング
を施し、その後再びゲート酸化膜２８ａを形成する。そ
の後、低耐圧ＭＯＳトランジスタのチャネルドープのた
めに不純物を注入する。その後、ゲート酸化膜上からポ
リシリコン膜３０をＣＶＤ法により３５００Åの厚さに
堆積する。
【００２９】（Ｆ）高抵抗ポリシリコン抵抗素子を形成
するために、全面にリンを５×１０ 13〜５×１０14／ｃ
ｍ2のドーズ量で注入した後、ポリシリコン膜３０上に
シリコン酸化膜を形成する。そのシリコン酸化膜は、ポ
リシリコン抵抗素子３０ｂを形成する部分以外では除去
する。その後、リンを堆積し熱処理を施してシリコン酸
化膜で被われていないポリシリコン膜３０にリンを拡散
させて低抵抗化する。その後、ポリシリコン膜をパター
ン化し、ゲート電極３６と、両端に低抵抗ポリシリコン
層３７をもつポリシリコン抵抗素子３０ｂを形成する。
するために、全面にリンを５×１０ 13〜５×１０14／ｃ
ｍ2のドーズ量で注入した後、ポリシリコン膜３０上に
シリコン酸化膜を形成する。そのシリコン酸化膜は、ポ
リシリコン抵抗素子３０ｂを形成する部分以外では除去
する。その後、リンを堆積し熱処理を施してシリコン酸
化膜で被われていないポリシリコン膜３０にリンを拡散
させて低抵抗化する。その後、ポリシリコン膜をパター
ン化し、ゲート電極３６と、両端に低抵抗ポリシリコン
層３７をもつポリシリコン抵抗素子３０ｂを形成する。
【００３０】その後、ソース・ドレインはゲート電極３
６をマスクとして自己整合的に、ＬＤＭＯＳトランジス
タのドレインコンタクト４０ｄはゲート電極３６から
０.５〜１.５μｍ離れた位置にくるようにレジストパタ
ーンを形成し、Ｎ型又はＰ型の不純物をそれぞれ１×１
０15／ｃｍ2以上のドーズ量で注入し、９５０℃で１時
間の熱処理を施す。４０はＬＤＭＯＳトランジスタのソ
ース、４２はＮＭＯＳトランジスタのソース・ドレイ
ン、４４はＰＭＯＳトランジスタのソース・ドレインで
ある。
６をマスクとして自己整合的に、ＬＤＭＯＳトランジス
タのドレインコンタクト４０ｄはゲート電極３６から
０.５〜１.５μｍ離れた位置にくるようにレジストパタ
ーンを形成し、Ｎ型又はＰ型の不純物をそれぞれ１×１
０15／ｃｍ2以上のドーズ量で注入し、９５０℃で１時
間の熱処理を施す。４０はＬＤＭＯＳトランジスタのソ
ース、４２はＮＭＯＳトランジスタのソース・ドレイ
ン、４４はＰＭＯＳトランジスタのソース・ドレインで
ある。
【００３１】その後、ソース・ドレイン、コンタクトの
高濃度拡散層の活性化と、後に形成されるＰＳＧ膜やＢ
ＰＳＧ膜などの層間絶縁膜からゲート電極３６への拡散
防止を目的とした絶縁保護膜形成のために、酸化と熱処
理を施す。この酸化と熱処理の工程として、９００〜１
０００℃前後でのドライ酸化と、９００〜１０００℃の
熱処理を行なう。また、その絶縁保護膜のリフローにも
ウエット酸化を用いないでドライ酸化を施す。
高濃度拡散層の活性化と、後に形成されるＰＳＧ膜やＢ
ＰＳＧ膜などの層間絶縁膜からゲート電極３６への拡散
防止を目的とした絶縁保護膜形成のために、酸化と熱処
理を施す。この酸化と熱処理の工程として、９００〜１
０００℃前後でのドライ酸化と、９００〜１０００℃の
熱処理を行なう。また、その絶縁保護膜のリフローにも
ウエット酸化を用いないでドライ酸化を施す。
【００３２】ここで、ＬＤＭＯＳトランジスタにおいて
は、チャネル用拡散層３８は工程（Ｂ）でフィールド酸
化膜２４ｄをマスクとして自己整合的にイオン注入され
て形成されたものであり、ソース拡散層４０ａもフィー
ルド酸化膜２４ｄをマスクとして工程（Ｃ）で自己整合
的にイオン注入されて形成されたものであるので、チャ
ネル用拡散層３８とソース拡散層４０ａで決まるチャネ
ル長の再現性がよく、ＬＤＭＯＳトランジスタの特性が
安定する。
は、チャネル用拡散層３８は工程（Ｂ）でフィールド酸
化膜２４ｄをマスクとして自己整合的にイオン注入され
て形成されたものであり、ソース拡散層４０ａもフィー
ルド酸化膜２４ｄをマスクとして工程（Ｃ）で自己整合
的にイオン注入されて形成されたものであるので、チャ
ネル用拡散層３８とソース拡散層４０ａで決まるチャネ
ル長の再現性がよく、ＬＤＭＯＳトランジスタの特性が
安定する。
【００３３】また、ＬＤＭＯＳトランジスタにおいて
は、高濃度拡散層のドレインコンタクト４０ｄがゲート
電極３６から離れた位置に形成されているため、ドレイ
ン電界の集中する部分の拡散濃度がトランジスタ構造
上、最も薄い濃度となり、高耐圧化に好都合である。
は、高濃度拡散層のドレインコンタクト４０ｄがゲート
電極３６から離れた位置に形成されているため、ドレイ
ン電界の集中する部分の拡散濃度がトランジスタ構造
上、最も薄い濃度となり、高耐圧化に好都合である。
【００３４】（実施例２）図７（Ａ）のフィールド酸化
膜２４，２４ｄを形成する工程で、選択酸化する前のシ
リコン窒化膜の下のシリコン酸化膜厚を約１５０ｎｍと
厚く形成しておき、フィールド酸化膜の膜厚が約８００
ｎｍになるようにウエット酸化を行なう。これにより、
フィールド酸化膜にはチャネル形成予定領域からドレイ
ン形成予定領域にかけて約３０度の傾斜ができる。
膜２４，２４ｄを形成する工程で、選択酸化する前のシ
リコン窒化膜の下のシリコン酸化膜厚を約１５０ｎｍと
厚く形成しておき、フィールド酸化膜の膜厚が約８００
ｎｍになるようにウエット酸化を行なう。これにより、
フィールド酸化膜にはチャネル形成予定領域からドレイ
ン形成予定領域にかけて約３０度の傾斜ができる。
【００３５】その後、シリコン窒化膜を除去し、フィー
ルド酸化膜をマスクとしてチャネル用拡散層のための注
入を行なう際、その注入条件として注入不純物のピーク
濃度位置がフィールド酸化膜の膜厚の１／２〜２／３に
なるように加速電圧を調整する。これにより、チャネル
部の注入プロファイルは、フィールド酸化膜の膜厚が最
も厚い部分では基板に注入されず、薄い方から傾斜部の
半分の部分までは酸化膜厚の厚みに応じて突抜けが生じ
る。その結果、図９に示されるように、チャネル部の拡
散領域は注入した時点ですでに横方向に広がった状態と
なる。その後、熱処理により拡散させてチャネル用拡散
層を形成する。
ルド酸化膜をマスクとしてチャネル用拡散層のための注
入を行なう際、その注入条件として注入不純物のピーク
濃度位置がフィールド酸化膜の膜厚の１／２〜２／３に
なるように加速電圧を調整する。これにより、チャネル
部の注入プロファイルは、フィールド酸化膜の膜厚が最
も厚い部分では基板に注入されず、薄い方から傾斜部の
半分の部分までは酸化膜厚の厚みに応じて突抜けが生じ
る。その結果、図９に示されるように、チャネル部の拡
散領域は注入した時点ですでに横方向に広がった状態と
なる。その後、熱処理により拡散させてチャネル用拡散
層を形成する。
【００３６】この実施例では、図７（Ｃ）の工程でフィ
ールド酸化膜２４ｄをマスクとしてソース領域のための
注入を行なう際には、注入ピーク位置が窒化膜直下にあ
ったシリコン酸化膜厚１５０ｎｍより少し大きい２００
ｎｍ程度になるように加速電圧を下げて注入するのが好
ましい。
ールド酸化膜２４ｄをマスクとしてソース領域のための
注入を行なう際には、注入ピーク位置が窒化膜直下にあ
ったシリコン酸化膜厚１５０ｎｍより少し大きい２００
ｎｍ程度になるように加速電圧を下げて注入するのが好
ましい。
【００３７】この実施例によれば、拡散させてチャネル
用拡散層を形成するための熱処理条件は、実施例１より
も低く、１０００℃で２時間程度の熱処理ですますこと
ができる。すなわち、実施例１と同じ耐圧のＬＤＭＯＳ
トランジスタを作る場合には、チャネル用拡散層３８を
横方向に広げるための熱処理条件を緩くすることができ
る。チャネル用拡散層３８を形成するための熱処理条件
を実施例１と等しくした場合には、チャネル用拡散層の
横方向拡散は実施例１の方法に比べて約０.１μｍ程度
大きく広がる。
用拡散層を形成するための熱処理条件は、実施例１より
も低く、１０００℃で２時間程度の熱処理ですますこと
ができる。すなわち、実施例１と同じ耐圧のＬＤＭＯＳ
トランジスタを作る場合には、チャネル用拡散層３８を
横方向に広げるための熱処理条件を緩くすることができ
る。チャネル用拡散層３８を形成するための熱処理条件
を実施例１と等しくした場合には、チャネル用拡散層の
横方向拡散は実施例１の方法に比べて約０.１μｍ程度
大きく広がる。
【００３８】（実施例３）その後の工程において、ソー
ス・ドレインのための高濃度拡散層の活性化、後に形成
されるＰＳＧ膜やＢＰＳＧ膜の熱処理時の再拡散による
オーミック不良防止のための酸化膜形成、さらにはＰＳ
Ｇ膜やＢＰＳＧ膜のリフローのために、ウエット酸化を
行なわずに９００〜１０００℃のドライ酸化を行なう。
この実施例によれば、ウエット酸化を行なわないことに
より、ゲート電極３６のポリシリコン端の酸化によるト
ラップ準位の発生がなく、高耐圧動作時のホットエレク
トロン耐性が改善される。
ス・ドレインのための高濃度拡散層の活性化、後に形成
されるＰＳＧ膜やＢＰＳＧ膜の熱処理時の再拡散による
オーミック不良防止のための酸化膜形成、さらにはＰＳ
Ｇ膜やＢＰＳＧ膜のリフローのために、ウエット酸化を
行なわずに９００〜１０００℃のドライ酸化を行なう。
この実施例によれば、ウエット酸化を行なわないことに
より、ゲート電極３６のポリシリコン端の酸化によるト
ラップ準位の発生がなく、高耐圧動作時のホットエレク
トロン耐性が改善される。
【００３９】
【発明の効果】本発明の製造方法によれば、低耐圧ＭＯ
Ｓトランジスタのチャネルドープの前に、高耐圧ＬＤＭ
ＯＳトランジスタのチャネル用拡散層を形成するので、
低耐圧ＭＯＳトランジスタのチャネルドープの再分布が
起きず、低耐圧ＭＯＳトランジスタのしきい値電圧制御
が容易になる。また、ＬＤＭＯＳトランジスタのチャネ
ル用拡散層とソース拡散層はともにフィールド酸化膜を
マスクとして自己整合的に形成されるので、ＬＤＭＯＳ
トランジスタの特性が安定する。
Ｓトランジスタのチャネルドープの前に、高耐圧ＬＤＭ
ＯＳトランジスタのチャネル用拡散層を形成するので、
低耐圧ＭＯＳトランジスタのチャネルドープの再分布が
起きず、低耐圧ＭＯＳトランジスタのしきい値電圧制御
が容易になる。また、ＬＤＭＯＳトランジスタのチャネ
ル用拡散層とソース拡散層はともにフィールド酸化膜を
マスクとして自己整合的に形成されるので、ＬＤＭＯＳ
トランジスタの特性が安定する。
【００４０】高耐圧ＬＤＭＯＳトランジスタのドレイン
形成予定領域及びチャネル形成予定領域のフィールド酸
化膜を、ドレイン形成予定領域からチャネル形成予定領
域に向かって膜厚が薄くなるように形成し、高耐圧ＬＤ
ＭＯＳトランジスタのチャネル用不純物イオン注入の加
速電圧を、注入不純物のピーク濃度位置がそのフィール
ド酸化膜の膜厚の最大値と最小値の中間になるように設
定すれば、拡散させてチャネル用拡散層を形成するため
の熱処理条件を緩和することができるので、フィールド
ドープの横方向拡散を抑えることができ、また反転防止
用の不純物注入量を上げなくてもすむため、チャネル幅
が狭くならず、フィールド酸化膜の端で発生する欠陥を
抑制することができる。
形成予定領域及びチャネル形成予定領域のフィールド酸
化膜を、ドレイン形成予定領域からチャネル形成予定領
域に向かって膜厚が薄くなるように形成し、高耐圧ＬＤ
ＭＯＳトランジスタのチャネル用不純物イオン注入の加
速電圧を、注入不純物のピーク濃度位置がそのフィール
ド酸化膜の膜厚の最大値と最小値の中間になるように設
定すれば、拡散させてチャネル用拡散層を形成するため
の熱処理条件を緩和することができるので、フィールド
ドープの横方向拡散を抑えることができ、また反転防止
用の不純物注入量を上げなくてもすむため、チャネル幅
が狭くならず、フィールド酸化膜の端で発生する欠陥を
抑制することができる。
【００４１】ソース・ドレインのための高濃度拡散層の
活性化、後に形成されるＰＳＧ膜やＢＰＳＧ膜の熱処理
時の再拡散によるオーミック不良防止のための酸化膜形
成、さらにはＰＳＧ膜やＢＰＳＧ膜リフローのためにウ
エット酸化を行なわずにドライ酸化を行なうようにすれ
ば、ホットエレクトロン耐性の低下を抑えることができ
るようになる。
活性化、後に形成されるＰＳＧ膜やＢＰＳＧ膜の熱処理
時の再拡散によるオーミック不良防止のための酸化膜形
成、さらにはＰＳＧ膜やＢＰＳＧ膜リフローのためにウ
エット酸化を行なわずにドライ酸化を行なうようにすれ
ば、ホットエレクトロン耐性の低下を抑えることができ
るようになる。
【図１】ＬＤＭＯＳトランジスタの一例を示す断面図で
ある。
ある。
【図２】高耐圧ＬＤＭＯＳトランジスタ、通常の低耐圧
ＭＯＳトランジスタ及び高抵抗ポリシリコン抵抗を混載
した半導体装置を製造する従来の製造方法の工程の前半
部を示す工程断面図である。
ＭＯＳトランジスタ及び高抵抗ポリシリコン抵抗を混載
した半導体装置を製造する従来の製造方法の工程の前半
部を示す工程断面図である。
【図３】同製造方法の工程の後半部を示す工程断面図で
ある。
ある。
【図４】同製造方法の改良として考えられる方法を示す
工程断面図である。
工程断面図である。
【図５】同製造方法の改良として考えられる他の方法の
前半部を示す工程断面図である。
前半部を示す工程断面図である。
【図６】同他の方法の後半部を示す工程断面図である。
【図７】第１の実施例の製造方法の工程の前半部を示す
工程断面図である。
工程断面図である。
【図８】同実施例の製造方法の工程の後半部を示す工程
断面図である。
断面図である。
【図９】他の実施例におけるチャネル用拡散層のための
イオン注入工程を示す断面図である。
イオン注入工程を示す断面図である。
２０ シリコン基板 ２２ａ〜２２ｃ ウエル ２４，２４ｄ フィールド酸化膜 ２８ａ ゲート酸化膜 ３０ ポリシリコン膜 ３０ｄ ポリシリコン抵抗素子 ３６ ゲート電極 ３８ チャネル用拡散層 ４０ ＬＤＭＯＳトランジスタのソース ４０ａ ソース拡散層 ４０ｄ ＬＤＭＯＳトランジスタのドレインコンタク
ト ４２ ＮＭＯＳトランジスタのソース・ドレイン ４４ ＰＭＯＳトランジスタのソース・ドレイン ５０，５２，５４ レジストパターン
ト ４２ ＮＭＯＳトランジスタのソース・ドレイン ４４ ＰＭＯＳトランジスタのソース・ドレイン ５０，５２，５４ レジストパターン
Claims (3)
- 【請求項１】 高耐圧ＬＤＭＯＳトランジスタと低耐圧
ＭＯＳトランジスタ混載の半導体装置の製造方法におい
て、低耐圧ＭＯＳトランジスタのチャネルドープの前
に、以下の工程（Ａ）から（Ｄ）により高耐圧ＬＤＭＯ
Ｓトランジスタのチャネル用拡散層及びその内側に形成
されるソース拡散層を形成することを特徴とする半導体
装置の製造方法。 （Ａ）素子分離領域形成予定領域と高耐圧ＬＤＭＯＳト
ランジスタのドレイン形成予定領域及びチャネル形成予
定領域に選択酸化法によりフィールド酸化膜を形成する
工程。 （Ｂ）高耐圧ＬＤＭＯＳトランジスタのソース用拡散層
形成予定領域に開口をもつレジストパターンを形成し、
そのレジストパターンと前記フィールド酸化膜をマスク
にして高耐圧ＬＤＭＯＳトランジスタのチャネル用拡散
層を形成するための不純物イオン注入を行ない、その
後、熱処理を施してチャネル用拡散層を形成する工程。 （Ｃ）高耐圧ＬＤＭＯＳトランジスタのソース用拡散層
形成予定領域に開口をもつレジストパターンを形成し、
そのレジストパターンと前記フィールド酸化膜をマスク
にして高耐圧ＬＤＭＯＳトランジスタのソース領域用の
不純物イオン注入を行なう工程。 （Ｄ）高耐圧ＬＤＭＯＳトランジスタのドレイン形成予
定領域及びチャネル形成予定領域の前記フィールド酸化
膜を除去する工程。 - 【請求項２】 高耐圧ＬＤＭＯＳトランジスタのドレイ
ン形成予定領域及びチャネル形成予定領域の前記フィー
ルド酸化膜を、ドレイン形成予定領域からチャネル形成
予定領域に向かって膜厚が薄くなるように形成し、高耐
圧ＬＤＭＯＳトランジスタの前記チャネル用不純物イオ
ン注入の加速電圧を、注入不純物のピーク濃度位置が前
記フィールド酸化膜の膜厚の最大値と最小値の中間にな
るように設定する請求項１に記載の半導体装置の製造方
法。 - 【請求項３】 その後の工程において、ソース・ドレイ
ンのための高濃度拡散層の活性化と酸化膜形成にドライ
酸化のみを行なう請求項１又は２に記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24373699A JP4211884B2 (ja) | 1999-08-30 | 1999-08-30 | Ｌｄｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24373699A JP4211884B2 (ja) | 1999-08-30 | 1999-08-30 | Ｌｄｍｏｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001068561A true JP2001068561A (ja) | 2001-03-16 |
| JP4211884B2 JP4211884B2 (ja) | 2009-01-21 |
Family
ID=17108234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24373699A Expired - Fee Related JP4211884B2 (ja) | 1999-08-30 | 1999-08-30 | Ｌｄｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4211884B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6876035B2 (en) | 2003-05-06 | 2005-04-05 | International Business Machines Corporation | High voltage N-LDMOS transistors having shallow trench isolation region |
| JP2008277719A (ja) * | 2006-06-15 | 2008-11-13 | Ricoh Co Ltd | 昇圧型ｄｃ−ｄｃコンバータ用の半導体装置及び昇圧型ｄｃ−ｄｃコンバータ |
| JP2009032820A (ja) * | 2007-07-25 | 2009-02-12 | Denso Corp | 横型ｍｏｓトランジスタおよびその製造方法 |
| US8643007B2 (en) | 2011-02-23 | 2014-02-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| WO2022016659A1 (zh) * | 2020-07-21 | 2022-01-27 | 苏州华太电子技术有限公司 | 高迁移率的p型多晶硅栅LDMOS器件及其制作方法 |
-
1999
- 1999-08-30 JP JP24373699A patent/JP4211884B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6876035B2 (en) | 2003-05-06 | 2005-04-05 | International Business Machines Corporation | High voltage N-LDMOS transistors having shallow trench isolation region |
| US7297582B2 (en) | 2003-05-06 | 2007-11-20 | International Business Machines Corporation | Method of forming high voltage N-LDMOS transistors having shallow trench isolation region with drain extensions |
| JP2008277719A (ja) * | 2006-06-15 | 2008-11-13 | Ricoh Co Ltd | 昇圧型ｄｃ−ｄｃコンバータ用の半導体装置及び昇圧型ｄｃ−ｄｃコンバータ |
| US7842967B2 (en) | 2006-06-15 | 2010-11-30 | Ricoh Company, Ltd. | Semiconductor device used in step-up DC-DC converter, and step-up DC-DC converter |
| US8212282B2 (en) | 2006-06-15 | 2012-07-03 | Ricoh Company, Ltd. | Semiconductor device used in step-up DC-DC converter, and step-up DC-DC converter |
| JP2009032820A (ja) * | 2007-07-25 | 2009-02-12 | Denso Corp | 横型ｍｏｓトランジスタおよびその製造方法 |
| US8643007B2 (en) | 2011-02-23 | 2014-02-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| WO2022016659A1 (zh) * | 2020-07-21 | 2022-01-27 | 苏州华太电子技术有限公司 | 高迁移率的p型多晶硅栅LDMOS器件及其制作方法 |
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| JP4211884B2 (ja) | 2009-01-21 |
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