JPS6016469A - Ｍｉｓ半導体装置の製法 - Google Patents
Ｍｉｓ半導体装置の製法Info
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- JPS6016469A JPS6016469A JP7283584A JP7283584A JPS6016469A JP S6016469 A JPS6016469 A JP S6016469A JP 7283584 A JP7283584 A JP 7283584A JP 7283584 A JP7283584 A JP 7283584A JP S6016469 A JPS6016469 A JP S6016469A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＭＩＳ半導体装置の製法に関し、特に高耐圧
ＭＩＳトランジスタ、高耐圧ＭＩＳＩＣなどの高耐圧の
ＭＩＳ半導体装置の製法に関する。
ＭＩＳトランジスタ、高耐圧ＭＩＳＩＣなどの高耐圧の
ＭＩＳ半導体装置の製法に関する。
ＭＩＳ半導体装置の耐圧を高めるために、高（不純物）
濃度のドレイン層の周辺をこれよりも低濃度でかつ同一
導電型の拡散層で囲んだ二重拡散形式のドレイン層構造
としたものが考えられる。
濃度のドレイン層の周辺をこれよりも低濃度でかつ同一
導電型の拡散層で囲んだ二重拡散形式のドレイン層構造
としたものが考えられる。
この二重ドレイン構造を詳しく述べている文献とシテ、
例えば日立評論Ｖｏ１．５６Ｎｃ９（１９７４−９）第
２６頁〜第３０頁がある。
例えば日立評論Ｖｏ１．５６Ｎｃ９（１９７４−９）第
２６頁〜第３０頁がある。
この種のＭＩ８半導体装置たとえばシリコンゲート構造
のＭＯ８ＩＣの製作にあたっては、あらかじめ半導体基
板表面に低濃度の第１ドレイン層をマスク拡散により形
成し、ついで、別個のマスク拡散により前記第１ドレイ
／層よりも高濃度でかつ同一導電型の第２ドレイン層を
ソース層と共に形成する方法が行われる。そのため、こ
の種の二重拡散形式のドレイン層構造を得るためには、
２回のマスク拡散を行なう必要があることより、そのマ
スク目合せ作業にともない、実効チャンネル長等の諸寸
法並びに電気特性のばらつきが大になると共に、マスク
目合せにともなう寸法のずれよりマスク目合せ余裕寸法
が必要となり、その分だけ素子寸法を大にする必要があ
る。
のＭＯ８ＩＣの製作にあたっては、あらかじめ半導体基
板表面に低濃度の第１ドレイン層をマスク拡散により形
成し、ついで、別個のマスク拡散により前記第１ドレイ
／層よりも高濃度でかつ同一導電型の第２ドレイン層を
ソース層と共に形成する方法が行われる。そのため、こ
の種の二重拡散形式のドレイン層構造を得るためには、
２回のマスク拡散を行なう必要があることより、そのマ
スク目合せ作業にともない、実効チャンネル長等の諸寸
法並びに電気特性のばらつきが大になると共に、マスク
目合せにともなう寸法のずれよりマスク目合せ余裕寸法
が必要となり、その分だけ素子寸法を大にする必要があ
る。
本発明の目的は、二重拡散形式のドレイン層をセルファ
ラインで形成し、もって素子寸法並びに電気特性のばら
つきそれに素子面積を小とした高耐圧のＭＩＳ半導体装
置の製法を提供することにある。
ラインで形成し、もって素子寸法並びに電気特性のばら
つきそれに素子面積を小とした高耐圧のＭＩＳ半導体装
置の製法を提供することにある。
このような目的を達成するために本発明はＭＩＳ半導体
装置の製法において第１導電型の半導体基板の表面上に
、素子が形成されるべき素子形成領域を除いて、フィー
ルド絶縁膜を形成する工程と、前記素子形成領域の一部
に薄い酸化膜を介して電極を形成する工程と、前記フィ
ールド絶縁膜の端部と電極の端部と釦よって区画された
前記素子形成領域の一部を通して前記半導体基板に不純
物を導入することによって第２導電型の第１０半導体領
域を形成する工程と、前記フィールド絶縁膜の端部と電
極の端部とによって区画された前記素子形成領域の一部
を通して前記半導体基板に不純物を導入することによっ
て、前記第１の半導体領域よりも高濃度の第２導電型の
第２の半導体領域を形成する工程とを含み、これによっ
て前記電極下に位置する第２の半導体領域の端部が、前
記電極下に位置する前記第１の半導体領域の端部と前記
電極の端部との間に位置するように形成することを特徴
とするものである。
装置の製法において第１導電型の半導体基板の表面上に
、素子が形成されるべき素子形成領域を除いて、フィー
ルド絶縁膜を形成する工程と、前記素子形成領域の一部
に薄い酸化膜を介して電極を形成する工程と、前記フィ
ールド絶縁膜の端部と電極の端部と釦よって区画された
前記素子形成領域の一部を通して前記半導体基板に不純
物を導入することによって第２導電型の第１０半導体領
域を形成する工程と、前記フィールド絶縁膜の端部と電
極の端部とによって区画された前記素子形成領域の一部
を通して前記半導体基板に不純物を導入することによっ
て、前記第１の半導体領域よりも高濃度の第２導電型の
第２の半導体領域を形成する工程とを含み、これによっ
て前記電極下に位置する第２の半導体領域の端部が、前
記電極下に位置する前記第１の半導体領域の端部と前記
電極の端部との間に位置するように形成することを特徴
とするものである。
以下、本発明にかかる実施例を用いて具体的に説明する
。
。
第１図〜第７図は、本発明の一実施例であるシリコンゲ
ート構造の高耐圧ＭＯ８ＩＣおよびその製法を工程順に
示す断面図である。
ート構造の高耐圧ＭＯ８ＩＣおよびその製法を工程順に
示す断面図である。
同図を用いて上記の高耐圧ＭＯ８ＩＣおよびその製法を
工程順に詳述する。
工程順に詳述する。
０′）Ｎ型シリコン基板１全面を熱酸化して１〜１．５
μｍ程度のフィールド酸化シリコン膜２を形成し、これ
をフォトエツチングにより選択除去して素子活性領域の
基板１表面を露出させる（第１図）０ついで、上記基板
１表面を熱酸化して１０００八程度のゲート絶縁膜とし
ての酸化シリコン膜３を形成したのち、このゲート酸化
シリコン膜３０表面の一部にゲート電極用多結晶シリコ
ン層４を５０００八程度形成する（第２図）。
μｍ程度のフィールド酸化シリコン膜２を形成し、これ
をフォトエツチングにより選択除去して素子活性領域の
基板１表面を露出させる（第１図）０ついで、上記基板
１表面を熱酸化して１０００八程度のゲート絶縁膜とし
ての酸化シリコン膜３を形成したのち、このゲート酸化
シリコン膜３０表面の一部にゲート電極用多結晶シリコ
ン層４を５０００八程度形成する（第２図）。
（イ）二重拡散形式のドレイン層を形成するために、ド
レイン層を形成すべき基板１上を除いた基板１上にフォ
トレジスト膜５を形成する。このフォトレジスト膜５を
マスクとして、基板１上から酸化シリコン膜３を介して
ドレイン領域の基板１にボロン等のアクセプタ不純物６
をイオン注入する（第３図）。この場合のイオン打込み
エネルギーは、少なくともゲート酸化シリコン膜３（１
０００八程度の膜厚のもの）を通過するに十分な値であ
ればよく、イオン打ち込み量として１ ｏｌ！ 原子フ
イ程度の低濃度のものとする。したがって、この程度の
イオン打ち込みエネルギーおよびイオン打ち込み量では
、膜厚が１〜１，５μｍ程度のフィールド酸化シリコン
膜２や膜厚が５０００八程度の多結晶シリコン層４も前
記フォトレジスト膜５と同様に加速イオンの阻止マスク
としての作用を有することになる。そのため、フォトレ
ジスト膜５は、少なくともソースとなるべき基板１上を
被覆すればよいことより、フォトレジスト膜５を所定の
パターンに形成するためのマスク合わせは非常に簡単な
ものとなると共に、その際の目合せ余裕度をとる必要が
全くなくなる。
レイン層を形成すべき基板１上を除いた基板１上にフォ
トレジスト膜５を形成する。このフォトレジスト膜５を
マスクとして、基板１上から酸化シリコン膜３を介して
ドレイン領域の基板１にボロン等のアクセプタ不純物６
をイオン注入する（第３図）。この場合のイオン打込み
エネルギーは、少なくともゲート酸化シリコン膜３（１
０００八程度の膜厚のもの）を通過するに十分な値であ
ればよく、イオン打ち込み量として１ ｏｌ！ 原子フ
イ程度の低濃度のものとする。したがって、この程度の
イオン打ち込みエネルギーおよびイオン打ち込み量では
、膜厚が１〜１，５μｍ程度のフィールド酸化シリコン
膜２や膜厚が５０００八程度の多結晶シリコン層４も前
記フォトレジスト膜５と同様に加速イオンの阻止マスク
としての作用を有することになる。そのため、フォトレ
ジスト膜５は、少なくともソースとなるべき基板１上を
被覆すればよいことより、フォトレジスト膜５を所定の
パターンに形成するためのマスク合わせは非常に簡単な
ものとなると共に、その際の目合せ余裕度をとる必要が
全くなくなる。
佇）熱処理を行なうことにより、上記不純物６を基板１
中に拡散して、その濃度が１０１７〜１０１８原子／ｄ
でかつその深さが３〜４μｍ程度の低濃度の第１ドレイ
ン層６ａを形成する（第４図）。
中に拡散して、その濃度が１０１７〜１０１８原子／ｄ
でかつその深さが３〜４μｍ程度の低濃度の第１ドレイ
ン層６ａを形成する（第４図）。
に）ゲート電極用多結晶シリコン層４をマスクにして、
ソースおよびドレインとなる基板１上の酸化シリコン膜
３をエッチオフする（第５図）。ついで、基板１上から
前記不純物よりも高濃度（たとえば１０２°原子／ｃＩ
ｉｔ）でかつ同一導電型のボロン等の不純物をイオン注
入し、しかる後熱処理を行なって、前記第１ドレイン層
６ａよりも浅くしかもそれよりも高濃度の第２ドレイン
層７並びにソース層７ａを形成する。この際同時に、多
結晶シリコン層４にも上記不純物が拡散して、電極とし
て十分な低抵抗のゲート電極用多結晶シリコン層４が得
られる（第６図）０ （イ）以後のプロセスは、周知技術を用いて行なうこと
ができる。すなわち、層間絶縁膜としてのり゛ ンシリ
ケートガラスＰＳＧ膜８を９０００＾程度ＣＶＤ法によ
り形成したのち、これにコンタクト穴を形成し、アルミ
ニウム蒸着とフォトエツチング技術を用いて、ソース電
極Ｓ並びにドレイン電極りを形成する（第７図）。
ソースおよびドレインとなる基板１上の酸化シリコン膜
３をエッチオフする（第５図）。ついで、基板１上から
前記不純物よりも高濃度（たとえば１０２°原子／ｃＩ
ｉｔ）でかつ同一導電型のボロン等の不純物をイオン注
入し、しかる後熱処理を行なって、前記第１ドレイン層
６ａよりも浅くしかもそれよりも高濃度の第２ドレイン
層７並びにソース層７ａを形成する。この際同時に、多
結晶シリコン層４にも上記不純物が拡散して、電極とし
て十分な低抵抗のゲート電極用多結晶シリコン層４が得
られる（第６図）０ （イ）以後のプロセスは、周知技術を用いて行なうこと
ができる。すなわち、層間絶縁膜としてのり゛ ンシリ
ケートガラスＰＳＧ膜８を９０００＾程度ＣＶＤ法によ
り形成したのち、これにコンタクト穴を形成し、アルミ
ニウム蒸着とフォトエツチング技術を用いて、ソース電
極Ｓ並びにドレイン電極りを形成する（第７図）。
上述したように本発明にかかるシリコンゲート構造の４
酪再林α↓↓専與４答羊祷製法は、下記に述べるような
種々の利点を有するものである。
酪再林α↓↓専與４答羊祷製法は、下記に述べるような
種々の利点を有するものである。
（１） ドレイン領域は、第１ドレイン層６ａ内にこれ
よりも高濃度の第２ドレイン層７が内包された構造のい
わゆる二重拡散形式のものである。そのため、ドレイン
接合表面領域の電界集中がやわらげられる結果、高耐圧
のＭＩ８半導体装置が得られる。
よりも高濃度の第２ドレイン層７が内包された構造のい
わゆる二重拡散形式のものである。そのため、ドレイン
接合表面領域の電界集中がやわらげられる結果、高耐圧
のＭＩ８半導体装置が得られる。
（２）二重拡散形式のドレイン層６ａ、７を製作するに
あたっては、第１ドレイン層６ａを形成するためのマス
クと第２ドレイン層７を形成するためのマスクとは同一
なものを用いているために、自己整合な第１ドレイン層
６ａと第２ドレイン層７を得ることができると共に、そ
の際のマスク目合わせ作業およびマスク目合わせ余裕を
従来のように数μｍとる必要が全くなくなる。そのため
、再現性よくしかもばらつきのない素子寸法を微細加工
をもって得ることができるために、実効チャンネル長等
の素子寸法や耐圧それにしきい値電圧等の電気特性のば
らつきが小となり、素子面積を可及的に小さくできる。
あたっては、第１ドレイン層６ａを形成するためのマス
クと第２ドレイン層７を形成するためのマスクとは同一
なものを用いているために、自己整合な第１ドレイン層
６ａと第２ドレイン層７を得ることができると共に、そ
の際のマスク目合わせ作業およびマスク目合わせ余裕を
従来のように数μｍとる必要が全くなくなる。そのため
、再現性よくしかもばらつきのない素子寸法を微細加工
をもって得ることができるために、実効チャンネル長等
の素子寸法や耐圧それにしきい値電圧等の電気特性のば
らつきが小となり、素子面積を可及的に小さくできる。
なお、第１ドレイン層６ａを形成するためのマスクは、
フォトレジスト膜５と多結晶シリコン層４それにフィー
ルド酸化シリコン膜２であり、第２ドレイン層７を形成
するためのマスクは、多結晶シリコン層４とフィールド
酸化シリコン膜２である。そして上記フォトレジスト膜
５は、ソース層を形成すべき基板１を被覆するためのも
のであることより、作用としては、上記のそれぞれのマ
スクは、同一のものと言える。
フォトレジスト膜５と多結晶シリコン層４それにフィー
ルド酸化シリコン膜２であり、第２ドレイン層７を形成
するためのマスクは、多結晶シリコン層４とフィールド
酸化シリコン膜２である。そして上記フォトレジスト膜
５は、ソース層を形成すべき基板１を被覆するためのも
のであることより、作用としては、上記のそれぞれのマ
スクは、同一のものと言える。
ｆ３）ｆＩＩ図〜第７図を用いて詳述した前記実施例の
（イ）工程の際、フォトレジスト膜５の形状を第８図に
示すような、ドレイン層を形成すべき基板１表面の一部
をも被覆するような形状のフォトレジスト膜５ａとする
ことにより、第９図に示すような形状の第１ドレイン層
６ｂを得ることができる。これを用いた本発明の他の実
施例を第１０図に示す。この実施例の特徴は、第２ドレ
イン層７のフィールド酸化シリコン膜２側には第１ドレ
イン層６ｂを設けない構造であることより、前述した実
施例に比較して、より素子面積を小さくできるものであ
る。（フィールド酸化膜の最少中が小さくできるため）
。そのため、拡散層配線等や素子を基板１に数多く形成
できることより、高集積度のＭＩＳ半導体装置を得るこ
とができる。
（イ）工程の際、フォトレジスト膜５の形状を第８図に
示すような、ドレイン層を形成すべき基板１表面の一部
をも被覆するような形状のフォトレジスト膜５ａとする
ことにより、第９図に示すような形状の第１ドレイン層
６ｂを得ることができる。これを用いた本発明の他の実
施例を第１０図に示す。この実施例の特徴は、第２ドレ
イン層７のフィールド酸化シリコン膜２側には第１ドレ
イン層６ｂを設けない構造であることより、前述した実
施例に比較して、より素子面積を小さくできるものであ
る。（フィールド酸化膜の最少中が小さくできるため）
。そのため、拡散層配線等や素子を基板１に数多く形成
できることより、高集積度のＭＩＳ半導体装置を得るこ
とができる。
（４） 本発明は、シリコンゲート構造のものに限定さ
れず、モリブデンゲート構造等の種々の耐熱性金属のゲ
ート構造に適用でき、しかも、ＭＯ８ＩＣに限定されず
、種々のゲート絶縁膜を用いたディスクリート素子やＭ
ＩＳＩＣそれに相補形もの等のＭＩ８半導体装置の製法
に適用できる。
れず、モリブデンゲート構造等の種々の耐熱性金属のゲ
ート構造に適用でき、しかも、ＭＯ８ＩＣに限定されず
、種々のゲート絶縁膜を用いたディスクリート素子やＭ
ＩＳＩＣそれに相補形もの等のＭＩ８半導体装置の製法
に適用できる。
第１図〜第７図は、本発明の一実施例を示す半導体装置
の各ステップ毎の断面図、第８図〜第１０図は、本発明
の他の実施例を示す半導体装置の各ステップ毎の断面図
である。 １・・・ＮＷシリコン基板、２・・・フィールド酸化シ
リコン膜、３・・・ゲート酸化シリコン膜、４・・・ゲ
ート電極用多結晶シリコン層、５，５ａ・・・フォトレ
ジスト膜、６・・・不純物、６ａ・・・第１ドレイン層
、７・・・第２ドレイン層、７ａ・・・ソース層、８・
・・リンシリケートガラス膜、Ｄ・・・ドレイン電極、
Ｓ・・・ソース電極。 第 １ 図 ２ ン 第 ２ 図 ／ 第 ３ 図 ／ 第 ５ 図 第 ７ 図
の各ステップ毎の断面図、第８図〜第１０図は、本発明
の他の実施例を示す半導体装置の各ステップ毎の断面図
である。 １・・・ＮＷシリコン基板、２・・・フィールド酸化シ
リコン膜、３・・・ゲート酸化シリコン膜、４・・・ゲ
ート電極用多結晶シリコン層、５，５ａ・・・フォトレ
ジスト膜、６・・・不純物、６ａ・・・第１ドレイン層
、７・・・第２ドレイン層、７ａ・・・ソース層、８・
・・リンシリケートガラス膜、Ｄ・・・ドレイン電極、
Ｓ・・・ソース電極。 第 １ 図 ２ ン 第 ２ 図 ／ 第 ３ 図 ／ 第 ５ 図 第 ７ 図
Claims (1)
- １、第１導電型の半導体基板の表面上に、素子が形成さ
れるべき素子形成領域を除いて、フィールド絶縁膜？形
成する工程と、前記素子形成領域の一部に薄い酸化膜を
介して電極を形成する工程と、前記フィールド絶縁膜の
端部と電極の端部とによって区画された前記素子形成領
域の一部を通して前記半導体基板に不純物を導入するこ
とによって、第２導電型の第１の半導体領域を形成する
工程と、前記フィールド絶縁膜の端部と電極の端部とに
よって区画された前記素子形成領域の一部を通して前記
半導体基板に不純物を導入することによって、前記第１
の半導体領域よりも高濃度の第２導電型の第２の半導体
領域を形成する工程とを含み、これによって前記電極下
に位置する第２の半導体領域の端部が、前記電極下に位
置する前記第１の半導体領域の端部と前記電極の端部と
の間に位置するように形成することを特徴とするＭＩＳ
半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7283584A JPS6016469A (ja) | 1984-04-13 | 1984-04-13 | Ｍｉｓ半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7283584A JPS6016469A (ja) | 1984-04-13 | 1984-04-13 | Ｍｉｓ半導体装置の製法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3363176A Division JPS52117081A (en) | 1976-03-29 | 1976-03-29 | Preparation of mis semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6016469A true JPS6016469A (ja) | 1985-01-28 |
Family
ID=13500863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7283584A Pending JPS6016469A (ja) | 1984-04-13 | 1984-04-13 | Ｍｉｓ半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6016469A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61280667A (ja) * | 1985-06-06 | 1986-12-11 | Toshiba Corp | Ｍｉｓ型半導体装置の製造方法 |
| JPS63188963U (ja) * | 1987-05-27 | 1988-12-05 | ||
| JP2004297030A (ja) * | 2003-02-06 | 2004-10-21 | Ricoh Co Ltd | 半導体装置及びその製造方法、並びにその応用装置 |
-
1984
- 1984-04-13 JP JP7283584A patent/JPS6016469A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61280667A (ja) * | 1985-06-06 | 1986-12-11 | Toshiba Corp | Ｍｉｓ型半導体装置の製造方法 |
| JPS63188963U (ja) * | 1987-05-27 | 1988-12-05 | ||
| JP2004297030A (ja) * | 2003-02-06 | 2004-10-21 | Ricoh Co Ltd | 半導体装置及びその製造方法、並びにその応用装置 |
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