JPH06232152A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
- Publication number
- JPH06232152A JPH06232152A JP1306793A JP1306793A JPH06232152A JP H06232152 A JPH06232152 A JP H06232152A JP 1306793 A JP1306793 A JP 1306793A JP 1306793 A JP1306793 A JP 1306793A JP H06232152 A JPH06232152 A JP H06232152A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- insulating film
- gate
- impurity diffusion
- sidewall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000004065 semiconductor Substances 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims abstract description 3
- 239000012535 impurity Substances 0.000 claims description 51
- 238000009792 diffusion process Methods 0.000 claims description 22
- 238000005468 ion implantation Methods 0.000 claims description 6
- 238000002513 implantation Methods 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- 239000000758 substrate Substances 0.000 claims 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 17
- 229920005591 polysilicon Polymers 0.000 abstract description 17
- 239000002184 metal Substances 0.000 abstract description 5
- 239000005380 borophosphosilicate glass Substances 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 5
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
- H01L29/41783—Raised source or drain electrodes self aligned with the gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 電界効果トランジスタおいて、ゲート直列抵
抗を増加させることなく高周波特性の向上を目指す。 【構成】 ウエハ１上に、ゲート絶縁膜２，サイドウォ
ール５に囲まれたポリシリコンからなる疑似ゲート電極
８を形成し、これを選択的に除去した後、Ａｌ等の低抵
抗金属からなる断面Ｔ字型のゲート電極３０を形成す
る。 【効果】 ゲート長が狭く、かつ直列抵抗が低く、高周
波特性の良好な半導体装置を安価に得られる。
抗を増加させることなく高周波特性の向上を目指す。 【構成】 ウエハ１上に、ゲート絶縁膜２，サイドウォ
ール５に囲まれたポリシリコンからなる疑似ゲート電極
８を形成し、これを選択的に除去した後、Ａｌ等の低抵
抗金属からなる断面Ｔ字型のゲート電極３０を形成す
る。 【効果】 ゲート長が狭く、かつ直列抵抗が低く、高周
波特性の良好な半導体装置を安価に得られる。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置及びその製
造方法に関し、特に電界効果トランジスタにおける高周
波特性の向上に関するものである。
造方法に関し、特に電界効果トランジスタにおける高周
波特性の向上に関するものである。
【０００２】
【従来の技術】図３は、従来の半導体装置である電界効
果トランジスタのゲート近傍の断面図であり、図におい
て、１はシリコンエピタキシャルウエハ、２はウエハ１
表面に形成されたゲート酸化膜、３はゲート酸化膜２上
に形成されたゲート電極、４はａは通称ＬＤＤ（Lightl
y doped drain ）と呼ばれる低濃度不純物層、４ｂは該
低濃度不純物層４ａと接続する高濃度不純物層４ｂであ
る。
果トランジスタのゲート近傍の断面図であり、図におい
て、１はシリコンエピタキシャルウエハ、２はウエハ１
表面に形成されたゲート酸化膜、３はゲート酸化膜２上
に形成されたゲート電極、４はａは通称ＬＤＤ（Lightl
y doped drain ）と呼ばれる低濃度不純物層、４ｂは該
低濃度不純物層４ａと接続する高濃度不純物層４ｂであ
る。
【０００３】次に従来の半導体装置の製造方法について
説明する。図３において、シリコンエピタキシャルウエ
ハ１の上にゲート酸化膜２を形成する。そしてその上に
ゲート金属を堆積し、これを所要のゲート長を有するゲ
ート電極が得られるように写真製版によりエッチングし
てゲート電極３を形成する。次にゲート電極３をマスク
としてイオン注入を行い、ＬＤＤ層４ａを形成し、さら
にマスク（図示せず）を用いてイオン注入することによ
り高濃度不純物層４ｂを形成する。
説明する。図３において、シリコンエピタキシャルウエ
ハ１の上にゲート酸化膜２を形成する。そしてその上に
ゲート金属を堆積し、これを所要のゲート長を有するゲ
ート電極が得られるように写真製版によりエッチングし
てゲート電極３を形成する。次にゲート電極３をマスク
としてイオン注入を行い、ＬＤＤ層４ａを形成し、さら
にマスク（図示せず）を用いてイオン注入することによ
り高濃度不純物層４ｂを形成する。
【０００４】以上のように従来の電界効果トランジスタ
においては、低濃度不純物拡散領域であるＬＤＤ層をチ
ャネルとドレインとの間に設けているので、ドレインピ
ンチオフ領域の電界は該低濃度不純物拡散領域にまで広
がることとなり、該ドレインピンチオフ領域の最大電界
を低下させることができ、ホットキャリヤの発生を抑制
することができる。また該最大電界となる位置がゲート
領域よりも外側となるため、発生したホットキャリヤは
ゲート絶縁膜へは注入されないこととなり、ゲート耐圧
を向上させること９ができる。
においては、低濃度不純物拡散領域であるＬＤＤ層をチ
ャネルとドレインとの間に設けているので、ドレインピ
ンチオフ領域の電界は該低濃度不純物拡散領域にまで広
がることとなり、該ドレインピンチオフ領域の最大電界
を低下させることができ、ホットキャリヤの発生を抑制
することができる。また該最大電界となる位置がゲート
領域よりも外側となるため、発生したホットキャリヤは
ゲート絶縁膜へは注入されないこととなり、ゲート耐圧
を向上させること９ができる。
【０００５】
【発明が解決しようとする課題】従来の電界効果トラン
ジスタ及びその製造方法は、以上のように構成されてい
るので、高周波特性を向上させるためにゲート長を狭く
するとゲートの断面積が小さくなり、ゲートの直列抵抗
が増加することとなり、このように高周波特性向上とゲ
ート直列抵抗の低減との間にはトレードオフの関係があ
り、ゲート直列抵抗低減のために全体として高周波特性
の向上を犠牲にしなければならないという問題点があっ
た。
ジスタ及びその製造方法は、以上のように構成されてい
るので、高周波特性を向上させるためにゲート長を狭く
するとゲートの断面積が小さくなり、ゲートの直列抵抗
が増加することとなり、このように高周波特性向上とゲ
ート直列抵抗の低減との間にはトレードオフの関係があ
り、ゲート直列抵抗低減のために全体として高周波特性
の向上を犠牲にしなければならないという問題点があっ
た。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、ゲート長を狭くできるととも
に、ゲート直列抵抗を低減でき、さらにゲート・ソース
の重なり部の容量を低減できる電界効果トランジスタを
得ることを目的としており、さらにこの装置に適した製
造方法を提供することを目的とする。
ためになされたもので、ゲート長を狭くできるととも
に、ゲート直列抵抗を低減でき、さらにゲート・ソース
の重なり部の容量を低減できる電界効果トランジスタを
得ることを目的としており、さらにこの装置に適した製
造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る電界効果
トランジスタは、サイドウォールで囲まれたゲート電極
側面に、低濃度不純物拡散領域と接する不純物拡散層を
備えたものである。
トランジスタは、サイドウォールで囲まれたゲート電極
側面に、低濃度不純物拡散領域と接する不純物拡散層を
備えたものである。
【０００８】また、この発明に係る電界効果トランジス
タの製造方法は、絶縁膜で囲まれた疑似ゲート電極を形
成し、これを選択的に除去した後、断面Ｔ字型のゲート
電極を形成するようにしたものである。
タの製造方法は、絶縁膜で囲まれた疑似ゲート電極を形
成し、これを選択的に除去した後、断面Ｔ字型のゲート
電極を形成するようにしたものである。
【０００９】また、疑似ゲート電極側面に形成した不純
物注入サイドウォールから不純物を拡散させて低濃度不
純物拡散領域を形成するようにしたものである。
物注入サイドウォールから不純物を拡散させて低濃度不
純物拡散領域を形成するようにしたものである。
【００１０】
【作用】この発明においては、絶縁膜で囲まれた疑似ゲ
ート電極を選択的に除去した後、断面Ｔ字型のゲート電
極を形成するようにしたので、レジストを用いてゲート
電極材料をパターニングすることによりゲート電極を形
成する場合よりも短いゲート長で、かつ広いゲート断面
積を有するゲート電極を形成することができる。
ート電極を選択的に除去した後、断面Ｔ字型のゲート電
極を形成するようにしたので、レジストを用いてゲート
電極材料をパターニングすることによりゲート電極を形
成する場合よりも短いゲート長で、かつ広いゲート断面
積を有するゲート電極を形成することができる。
【００１１】この結果、広いゲート断面積によりゲート
直列抵抗を大きく低減でき、これにより犠牲を全く強い
られることなく高周波特性の向上を達成できる電界効果
トランジスタが得られる。
直列抵抗を大きく低減でき、これにより犠牲を全く強い
られることなく高周波特性の向上を達成できる電界効果
トランジスタが得られる。
【００１２】また、疑似ゲート電極側面に形成した不純
物注入サイドウォールから不純物を拡散させて低濃度不
純物拡散領域を形成するようにしたので、セルフアライ
ンでゲート電極を形成でき、また不純物注入用サイドウ
ォールによって低濃度不純物拡散領域の大きさが増大
し、低ゲート直列抵抗を実現できる。
物注入サイドウォールから不純物を拡散させて低濃度不
純物拡散領域を形成するようにしたので、セルフアライ
ンでゲート電極を形成でき、また不純物注入用サイドウ
ォールによって低濃度不純物拡散領域の大きさが増大
し、低ゲート直列抵抗を実現できる。
【００１３】
【実施例】実施例１．以下、この発明の第１の実施例に
よる半導体装置及びその製造方法を図について説明す
る。図１において、図５と同一符号は同一または相当部
分を示し、５はシリコン酸化膜、６はＢＰＳＧ膜（Boro
-Phospho Silicate Glass ）、７はＢＰＳＧ膜６の表面
を酸化してできた酸化膜、８はポリシリコンからなる疑
似ゲート電極、３０は断面Ｔ字型のゲート電極である。
よる半導体装置及びその製造方法を図について説明す
る。図１において、図５と同一符号は同一または相当部
分を示し、５はシリコン酸化膜、６はＢＰＳＧ膜（Boro
-Phospho Silicate Glass ）、７はＢＰＳＧ膜６の表面
を酸化してできた酸化膜、８はポリシリコンからなる疑
似ゲート電極、３０は断面Ｔ字型のゲート電極である。
【００１４】次に図２を用いて本実施例の製造フローに
ついて述べる。まず、シリコンエピタキシャルウエハ１
の表面に酸化膜（ゲート酸化膜）２を形成し、さらに全
面にポリシリコンを形成する。続いてこのポリシリコン
を写真製版により所要のゲート長となるようにエッチン
グして疑似ゲート電極８を形成する。その後、全面にＳ
ｉＯ2 （二酸化シリコン）膜を形成し、これをエッチバ
ックして上記疑似ゲート電極８の周囲に、額縁状のいわ
ゆるサイドウォール５を形成する（図２(a) ）。
ついて述べる。まず、シリコンエピタキシャルウエハ１
の表面に酸化膜（ゲート酸化膜）２を形成し、さらに全
面にポリシリコンを形成する。続いてこのポリシリコン
を写真製版により所要のゲート長となるようにエッチン
グして疑似ゲート電極８を形成する。その後、全面にＳ
ｉＯ2 （二酸化シリコン）膜を形成し、これをエッチバ
ックして上記疑似ゲート電極８の周囲に、額縁状のいわ
ゆるサイドウォール５を形成する（図２(a) ）。
【００１５】次に、上記工程で形成した疑似ゲート電極
８及びサイドウォール５をマスクにして、シリコンエピ
タキシャルウエハ１の中にイオン注入を行い、さらにマ
スク（図示せず）を用いて高濃度不純物拡散領域形成用
のイオン注入を行い、その後アニールすることによりＬ
ＤＤ層４ａ及び高濃度不純物領域４ｂを形成する。（図
２(b) ）。
８及びサイドウォール５をマスクにして、シリコンエピ
タキシャルウエハ１の中にイオン注入を行い、さらにマ
スク（図示せず）を用いて高濃度不純物拡散領域形成用
のイオン注入を行い、その後アニールすることによりＬ
ＤＤ層４ａ及び高濃度不純物領域４ｂを形成する。（図
２(b) ）。
【００１６】次に、全面にＢＰＳＧ膜６を塗布し、熱処
理を行うことによってＢＰＳＧ膜を流動させ、ほぼ全面
を平坦化するようにする（図２(c) ）。
理を行うことによってＢＰＳＧ膜を流動させ、ほぼ全面
を平坦化するようにする（図２(c) ）。
【００１７】次に、ＢＰＳＧ膜６をエッチバックして疑
似ゲート電極８の表面が露出するようにし、その後、疑
似ゲート電極８をフッ酸系のドライエッチングを用いて
選択的に除去する。このときポリシリコンとシリコン酸
化膜はこのフッ酸系のドライエッチングによるエッチン
グレートが大きいため、上記疑似ゲート電極８は容易に
選択的に除去することができる。この状態で表面を酸化
してやると、ＢＰＳＧ膜６の表面に酸化膜７が形成され
る（図２(d) ）。
似ゲート電極８の表面が露出するようにし、その後、疑
似ゲート電極８をフッ酸系のドライエッチングを用いて
選択的に除去する。このときポリシリコンとシリコン酸
化膜はこのフッ酸系のドライエッチングによるエッチン
グレートが大きいため、上記疑似ゲート電極８は容易に
選択的に除去することができる。この状態で表面を酸化
してやると、ＢＰＳＧ膜６の表面に酸化膜７が形成され
る（図２(d) ）。
【００１８】次に全面にゲート電極となる金属、例えば
Ａｌを蒸着、またはスパッタにて推積し、これを上記工
程で除去した疑似ゲート電極８の幅より広くなるように
写真製版することにより、図１に示すような断面Ｔ字型
のゲート電極３０を有する電界効果トランジスタを得る
ことができる。
Ａｌを蒸着、またはスパッタにて推積し、これを上記工
程で除去した疑似ゲート電極８の幅より広くなるように
写真製版することにより、図１に示すような断面Ｔ字型
のゲート電極３０を有する電界効果トランジスタを得る
ことができる。
【００１９】このように本実施例によれば、ゲート絶縁
膜２表面にサイドウォール５で囲まれたポリシリコンか
らなる疑似ゲート電極８を形成し、これを選択的に除去
してできた溝にゲート電極３０を形成するようにしたか
ら、従来のようにレジストパターンを用いたエッチング
によりゲート電極を形成するのに比べ、高精度でかつ微
細なゲート長を有するゲート電極を容易に形成すること
ができ、しかもＴ字型の断面構造を採用しているため、
ゲート直列抵抗を大きく低減することができる。
膜２表面にサイドウォール５で囲まれたポリシリコンか
らなる疑似ゲート電極８を形成し、これを選択的に除去
してできた溝にゲート電極３０を形成するようにしたか
ら、従来のようにレジストパターンを用いたエッチング
によりゲート電極を形成するのに比べ、高精度でかつ微
細なゲート長を有するゲート電極を容易に形成すること
ができ、しかもＴ字型の断面構造を採用しているため、
ゲート直列抵抗を大きく低減することができる。
【００２０】また、疑似ゲート電極８とサイドウォール
５とをマスクとしてイオン注入を行うようにしているた
め、アニール後に低濃度不純物領域４ａとゲート電極３
０とのオーバラップ部分が、サイドウォール５が存在す
る分少なくなり、ゲート・ソースの重なり部の容量を低
減できる。
５とをマスクとしてイオン注入を行うようにしているた
め、アニール後に低濃度不純物領域４ａとゲート電極３
０とのオーバラップ部分が、サイドウォール５が存在す
る分少なくなり、ゲート・ソースの重なり部の容量を低
減できる。
【００２１】実施例２．次にこの発明の第２の実施例に
よる半導体装置を図について説明する。図３において、
１はシリコンエピタキシャルウエハ、１０はドープドシ
リコンで形成された第２のサイドウォールである。
よる半導体装置を図について説明する。図３において、
１はシリコンエピタキシャルウエハ、１０はドープドシ
リコンで形成された第２のサイドウォールである。
【００２２】図４を用いて本実施例の半導体装置の製造
方法について述べる。まず、シリコンエピタキシャルウ
エハ１の上にゲート酸化膜２を形成し、さらに上部にポ
リシリコンを形成する。そして写真製版により、ポリシ
リコンを所要のゲート長が残るように除去して疑似ゲー
ト電極８を形成する。さらにシリコン酸化膜を全面に積
み、これをエッチバックすることによりサイドウォール
５を形成し、さらに疑似ゲート電極８とサイドウォール
５下部を残して不要なゲート電極２を除去する。（図４
(a) ）。
方法について述べる。まず、シリコンエピタキシャルウ
エハ１の上にゲート酸化膜２を形成し、さらに上部にポ
リシリコンを形成する。そして写真製版により、ポリシ
リコンを所要のゲート長が残るように除去して疑似ゲー
ト電極８を形成する。さらにシリコン酸化膜を全面に積
み、これをエッチバックすることによりサイドウォール
５を形成し、さらに疑似ゲート電極８とサイドウォール
５下部を残して不要なゲート電極２を除去する。（図４
(a) ）。
【００２３】次に、全面にドープドポリシリコンを積
み、これをエッチバックすることによりサイドウォール
５の外側にドープドポリシリコンからなる第２のサイド
ウォール１０が残るようにする（図５(b) ）。
み、これをエッチバックすることによりサイドウォール
５の外側にドープドポリシリコンからなる第２のサイド
ウォール１０が残るようにする（図５(b) ）。
【００２４】次にアニールすると、ドープドポリシリコ
ンからなる第２のサイドウォール１０よりドープドポリ
シリコンに含まれている不純物がシリコンエピタキシャ
ルウエハ１に拡散されて、低濃度不純物領域４ａが形成
される（図５(c) ）。
ンからなる第２のサイドウォール１０よりドープドポリ
シリコンに含まれている不純物がシリコンエピタキシャ
ルウエハ１に拡散されて、低濃度不純物領域４ａが形成
される（図５(c) ）。
【００２５】次に全面にイオン注入を行い、先の低濃度
不純物領域４ａよりも不純物濃度の高い，高濃度不純物
領域４ｂを形成する（図５(d) ）。
不純物領域４ａよりも不純物濃度の高い，高濃度不純物
領域４ｂを形成する（図５(d) ）。
【００２６】次に全面にＢＰＳＧ膜６を塗布し、熱処理
を行うことによりＢＰＳＧ膜６を平坦化させる。続いて
ＢＰＳＧ膜６が平坦化したところで疑似ゲート電極８の
表面が露出するようにＢＰＳＧ膜６をエッチバックする
（図５(e) ）。
を行うことによりＢＰＳＧ膜６を平坦化させる。続いて
ＢＰＳＧ膜６が平坦化したところで疑似ゲート電極８の
表面が露出するようにＢＰＳＧ膜６をエッチバックする
（図５(e) ）。
【００２７】次に疑似ゲート電極８をフッ酸系のドライ
エッチングを用いて選択的に除去した後、熱処理にてＢ
ＰＳＧ膜６表面に酸化膜７を形成する。続いて全面にゲ
ート電極となるＡｌ等の低抵抗ゲート金属を蒸着、また
はスパッタにて積み、これを写真製版することにより、
その上部が先に除去した疑似ゲート電極８の幅より広
い、断面Ｔ字型形状のゲート電極３０を形成する（図５
(f) ）。
エッチングを用いて選択的に除去した後、熱処理にてＢ
ＰＳＧ膜６表面に酸化膜７を形成する。続いて全面にゲ
ート電極となるＡｌ等の低抵抗ゲート金属を蒸着、また
はスパッタにて積み、これを写真製版することにより、
その上部が先に除去した疑似ゲート電極８の幅より広
い、断面Ｔ字型形状のゲート電極３０を形成する（図５
(f) ）。
【００２８】このように本実施例によれば、疑似ゲート
８及びサイドウォール５を形成した後、これら下方のゲ
ート絶縁膜２を残し、上記サイドウォール５に隣接して
不純物拡散源となるドープドポリシリコン１０を形成
し、アニールにより不純物拡散を行って低濃度不純物領
域４ａを形成するようにしたから、上記実施例と同様に
ゲート長が短く、かつゲート抵抗の小さい電界効果トラ
ンジスタを得ることができるのに加えて、マスクを用い
ることなくセルフアラインで高濃度不純物領域を形成し
てＬＤＤ構造を実現することができ、製造コストを安価
にすることができるとともに、ドープドポリシリコン１
０が存在するために、実質的な低濃度不純物領域の大き
さが増大し、ソース抵抗をより低減することができ、相
互コンダクタンスが向上し、その結果、高周波特性の向
上を期待することができる。
８及びサイドウォール５を形成した後、これら下方のゲ
ート絶縁膜２を残し、上記サイドウォール５に隣接して
不純物拡散源となるドープドポリシリコン１０を形成
し、アニールにより不純物拡散を行って低濃度不純物領
域４ａを形成するようにしたから、上記実施例と同様に
ゲート長が短く、かつゲート抵抗の小さい電界効果トラ
ンジスタを得ることができるのに加えて、マスクを用い
ることなくセルフアラインで高濃度不純物領域を形成し
てＬＤＤ構造を実現することができ、製造コストを安価
にすることができるとともに、ドープドポリシリコン１
０が存在するために、実質的な低濃度不純物領域の大き
さが増大し、ソース抵抗をより低減することができ、相
互コンダクタンスが向上し、その結果、高周波特性の向
上を期待することができる。
【００２９】なお上記各実施例では、疑似ゲート電極と
してポリシリコンを用いたが、これは高融点金属や、そ
の他の材料であっても、要はエッチング時にシリコン酸
化膜に対する選択比が大きいものであればよく、上記実
施例と同様の効果を奏する。
してポリシリコンを用いたが、これは高融点金属や、そ
の他の材料であっても、要はエッチング時にシリコン酸
化膜に対する選択比が大きいものであればよく、上記実
施例と同様の効果を奏する。
【００３０】また、上記実施例ではＢＰＳＧ膜の表面を
酸化する構造にしているが、これはＢＰＳＧ膜が絶縁膜
として十分に耐えることから、必ずしも必要ではない。
酸化する構造にしているが、これはＢＰＳＧ膜が絶縁膜
として十分に耐えることから、必ずしも必要ではない。
【００３１】
【発明の効果】以上のように、この発明によれば、絶縁
膜で囲まれた疑似ゲート電極を選択的に除去した後、こ
れにゲート電極を埋め込むことにより断面Ｔ字型のゲー
ト電極を形成するようにしたので、レジストを用いてゲ
ート電極材料をパターニングしてゲート電極を形成する
よりも、短いゲート長でかつ広いゲート断面積を有する
ゲート電極を形成することができ、ゲート直列抵抗を低
減できるとともに、このゲート直列抵抗により犠牲を強
いられることなく、高周波特性の向上を図ることができ
る効果がある。
膜で囲まれた疑似ゲート電極を選択的に除去した後、こ
れにゲート電極を埋め込むことにより断面Ｔ字型のゲー
ト電極を形成するようにしたので、レジストを用いてゲ
ート電極材料をパターニングしてゲート電極を形成する
よりも、短いゲート長でかつ広いゲート断面積を有する
ゲート電極を形成することができ、ゲート直列抵抗を低
減できるとともに、このゲート直列抵抗により犠牲を強
いられることなく、高周波特性の向上を図ることができ
る効果がある。
【００３２】また、疑似ゲート電極側面に形成した不純
物注入サイドウォールから不純物を拡散させて不純物拡
散領域を形成するようにしたので、セルフアラインでゲ
ート電極を形成できて製造コストが安価となり、また不
純物注入サイドウォールによって不純物拡散領域の大き
さが増大し、ソース抵抗のより一層の低減を図ることが
できる効果がある。
物注入サイドウォールから不純物を拡散させて不純物拡
散領域を形成するようにしたので、セルフアラインでゲ
ート電極を形成できて製造コストが安価となり、また不
純物注入サイドウォールによって不純物拡散領域の大き
さが増大し、ソース抵抗のより一層の低減を図ることが
できる効果がある。
【図１】この発明の第１の実施例による半導体装置を示
す断面図である。
す断面図である。
【図２】上記電界効果トランジスタの製造フローを示す
図である。
図である。
【図３】この発明の第２の実施例による半導体装置を示
す断面図である。
す断面図である。
【図４】上記電界効果トランジスタの製造フローを示す
図である。
図である。
【図５】従来の半導体装置を示す断面図である。
１ シリコンエピタキシャルウエハ ２ ゲート酸化膜 ３ ゲート電極 ４ａ ＬＤＤ部（低濃度不純物拡散領域） ４ｂ 高濃度不純物拡散領域 ５ サイドウォール ６ ＢＤＳＧ膜 ７ 酸化膜 ８ ポリシリコンからなる疑似ゲート電極 １０ ドープドポリシリコン ３０ 断面Ｔ字型のゲート電極
Claims (3)
- 【請求項１】 基板上に絶縁膜を介して配置されたゲー
ト電極と、該ゲート電極下方のチャネル領域両側に形成
された低濃度不純物拡散領域、及びこれに続いて形成さ
れた高濃度不純物拡散領域とを備えた電界効果トランジ
スタにおいて、 ゲート絶縁膜上に形成され、その側面に絶縁膜からなる
サイドウォールを有する断面Ｔ字型のゲート電極と、 上記サイドウォール側面に形成され、上記低濃度不純物
拡散領域と接する不純物拡散層とを備えたことを特徴と
する半導体装置。 - 【請求項２】 基板上に絶縁膜を介して配置されたゲー
ト電極をマスクとして不純物注入を行い、該ゲート電極
下方のチャネル領域両側に不純物拡散領域を形成する工
程を有する電界効果トランジスタの製造方法において、 ゲート絶縁膜上に疑似ゲート電極を形成し、この側面に
絶縁膜からなるサイドウォールを形成する工程と、 上記疑似ゲート電極及びサイドウォールをマスクとして
不純物注入を行った後、熱処理することにより上記不純
物を拡散させて不純物拡散領域を形成する工程と、 基板表面を絶縁膜を用いて平坦化した後、上記疑似ゲー
ト電極を露呈させる工程と、 上記疑似ゲート電極を選択的に除去した後、低抵抗材料
からなる断面Ｔ字型ゲート電極を形成する工程とを含む
ことを特徴とする電界効果トランジスタの製造方法。 - 【請求項３】 基板上に絶縁膜を介して配置されたゲー
ト電極をマスクとして不純物注入を行い、該ゲート電極
下方のチャネル領域両側に不純物拡散領域を形成する工
程を有する電界効果トランジスタの製造方法において、 ゲート絶縁膜上に疑似ゲート電極を形成し、この側面に
絶縁膜からなるサイドウォールを形成する工程と、 上記疑似ゲート電極及びサイドウォール下方のゲート絶
縁膜のみを残し、上記サイドウォール側面に不純物が注
入された第２のサイドウォールを形成する工程と、 熱処理を行い上記第２のサイドウォールに含まれる不純
物を拡散させて低濃度不純物拡散領域を形成する工程
と、 その後、全面イオン注入を行い高濃度不純物拡散領域を
形成する工程と、 基板表面を絶縁膜を用いて平坦化した後、上記疑似ゲー
ト電極を露呈させる工程と、 上記疑似ゲート電極を選択的に除去した後、低抵抗材料
からなる断面Ｔ字型ゲート電極を形成する工程とを含む
ことを特徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1306793A JPH06232152A (ja) | 1993-01-29 | 1993-01-29 | 電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1306793A JPH06232152A (ja) | 1993-01-29 | 1993-01-29 | 電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232152A true JPH06232152A (ja) | 1994-08-19 |
Family
ID=11822800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1306793A Pending JPH06232152A (ja) | 1993-01-29 | 1993-01-29 | 電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232152A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0838849A3 (en) * | 1996-10-28 | 1998-06-10 | Texas Instruments Incorporated | A method of forming a mosfet |
| FR2757312A1 (fr) * | 1996-12-16 | 1998-06-19 | Commissariat Energie Atomique | Transistor mis a grille metallique auto-alignee et son procede de fabrication |
| KR100351449B1 (ko) * | 1999-12-30 | 2002-09-09 | 주식회사 하이닉스반도체 | 반도체장치의 게이트전극 형성방법 |
| JP2005228906A (ja) * | 2004-02-13 | 2005-08-25 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| WO2007007973A1 (en) * | 2005-07-08 | 2007-01-18 | Jung Ho Baek | Hydraulic control type supercharger for automotive engine |
| US7361960B1 (en) | 1997-06-30 | 2008-04-22 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| WO2023003210A1 (ko) * | 2021-07-20 | 2023-01-26 | 삼성디스플레이 주식회사 | 표시장치 |
-
1993
- 1993-01-29 JP JP1306793A patent/JPH06232152A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0838849A3 (en) * | 1996-10-28 | 1998-06-10 | Texas Instruments Incorporated | A method of forming a mosfet |
| US6063675A (en) * | 1996-10-28 | 2000-05-16 | Texas Instruments Incorporated | Method of forming a MOSFET using a disposable gate with a sidewall dielectric |
| FR2757312A1 (fr) * | 1996-12-16 | 1998-06-19 | Commissariat Energie Atomique | Transistor mis a grille metallique auto-alignee et son procede de fabrication |
| WO1998027582A1 (fr) * | 1996-12-16 | 1998-06-25 | Commissariat A L'energie Atomique | Transistor mis a grille metallique auto-alignee et son procede de fabrication |
| JP2001506807A (ja) * | 1996-12-16 | 2001-05-22 | コミツサリア タ レネルジー アトミーク | 自己整列金属グリッドを備えたｍｉｓトランジスタとその製造工程 |
| US7361960B1 (en) | 1997-06-30 | 2008-04-22 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| KR100351449B1 (ko) * | 1999-12-30 | 2002-09-09 | 주식회사 하이닉스반도체 | 반도체장치의 게이트전극 형성방법 |
| JP2005228906A (ja) * | 2004-02-13 | 2005-08-25 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| WO2007007973A1 (en) * | 2005-07-08 | 2007-01-18 | Jung Ho Baek | Hydraulic control type supercharger for automotive engine |
| WO2023003210A1 (ko) * | 2021-07-20 | 2023-01-26 | 삼성디스플레이 주식회사 | 표시장치 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8063446B2 (en) | LDMOS device and method for manufacturing the same | |
| JPH07263677A (ja) | 半導体装置およびその製造方法 | |
| JPH03286536A (ja) | 半導体装置およびその製造方法 | |
| JPH06232152A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPH09283767A (ja) | 薄膜トランジスタの製造方法 | |
| JPH10144922A (ja) | 電界効果トランジスタ（ｆｅｔ）および半導体電界効果トランジスタを形成する方法 | |
| JPH0370139A (ja) | 光学的記録再生方法 | |
| JPH11186544A (ja) | 浅い接合のソース／ドレーンを有するｍｏｓトランジスター及びその製造方法 | |
| JP3088556B2 (ja) | 半導体装置の製法 | |
| JPH02196434A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JP3498415B2 (ja) | 半導体装置及びその製造方法 | |
| JPS6016469A (ja) | Ｍｉｓ半導体装置の製法 | |
| JPH06163890A (ja) | 半導体装置の製造方法 | |
| JPS63275181A (ja) | 半導体装置の製造方法 | |
| JPH11233774A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH08153878A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3055614B2 (ja) | 半導体装置の製造方法及び該方法により製造された半導体装置 | |
| JPH02121336A (ja) | 半導体装置及びその製造方法 | |
| JP3491408B2 (ja) | 半導体装置の製造方法 | |
| JPS62273774A (ja) | 電界効果トランジスタの製造方法 | |
| KR970006977B1 (ko) | 반도체소자 제조방법 | |
| JPH05198589A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPS61166154A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPH07169961A (ja) | 半導体装置およびその製造方法 | |
| JPH06204241A (ja) | 電界効果トランジスタ及びその製造方法 |