KR970006977B1 - 반도체소자 제조방법 - Google Patents
반도체소자 제조방법 Download PDFInfo
- Publication number
- KR970006977B1 KR970006977B1 KR1019930028860A KR930028860A KR970006977B1 KR 970006977 B1 KR970006977 B1 KR 970006977B1 KR 1019930028860 A KR1019930028860 A KR 1019930028860A KR 930028860 A KR930028860 A KR 930028860A KR 970006977 B1 KR970006977 B1 KR 970006977B1
- Authority
- KR
- South Korea
- Prior art keywords
- ion implantation
- gate electrode
- forming
- conductive layer
- insulating film
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000005468 ion implantation Methods 0.000 claims abstract description 33
- 239000012535 impurity Substances 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000010438 heat treatment Methods 0.000 claims abstract description 7
- 238000000059 patterning Methods 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 21
- 238000000151 deposition Methods 0.000 claims description 4
- 239000010408 film Substances 0.000 claims 4
- 239000010409 thin film Substances 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
내용없음
Description
제1도는 종래의 LDD구조 트랜지스터를 도시한 단면구조도
제2도는 종래의 DDD구조 트랜지스터를 도시한 단면구조도
제3도는 본 발명의 일실시예에 의한 트랜지스터 제조방법을 도시한 공정순서도
제4도는 본 발명의 다른 실시예에 의한 트랜지스터 제조방법을 도시한 공정순서도
* 도면의 주요 부분에 대한 부호의 설명
1 : 반도체기판 3 : 게이트전극
4 : 저농도불순물영역 5a : 소오스영역
5b : 드레인영역 6 : 게이트절연막
7 : 저농도 이온주입영역 8 : 고농도 이온주입영역
본 발명은 반도체소자 제조방법에 관한 것으로, 특히 LDD(Lightly Doped Drain)구조의 트랜지스터 제조방법에 관한 것이다.
종래의 트랜지스터 LDD구조의 형성방법은 제1도에 도시된 바와 같이 먼저, 반도체기판(1)상에 게이트산화막(6)을 형성하고 이 위에 게이트전극 형성을 위한 폴리실리콘층 또는 폴리사이드, 실리사이드등의 도전층(3)을 형성한 후, 사진식각공정에 의해 상기 도전층(3) 및 게이트산화막(2)을 패터닝하여 게이트전극(3)을 형성한 다음 저농도 불순물영역(4)형성을 위한 이온주입을 실시한 후, 결과물 전면에 산화막 등의 절연막을 증착한 다음 이를 에치백하여 게이트전극(3) 측벽에 스페이서(2)를 형성한 다음 이 측벽스페이서를 이온주입마스크로 이용하여 다시 고농도 불순물영역(5) 형성을 위한 이온주입을 실시하고나서 열처리를 행함으로써 LDD구조의 소오스 및 드레인영역을 형성하였다.
한편, 종래의 DDD(Double Doped Drain)구조의 형성방법은 제2도에 도시된 바와 같이 저농도 불순물영역과 고농도 불순물영역 형성을 위한 각각의 이온주입공정시 동일한 마스크를 사용하되 서로 다른 조건으로 이온주입을 행하는 것으로서, 최종적인 열처리공정이 끝났을때 저농도 불순물영역(4)이 고농도 불순물영역(5)을 감싸는 형태로 형성되도록 이온주입공정 조건을 구성한 것으로, LDD구조와 거의 같은 효과를 가진다.
상기와 같은 DDD나 LDD구조는 소오스와 드레인간의 내압을 높이고 핫캐리어(Hot carrier)발생을 억제시키기 위하여 제안된 것이다.
즉, 핫캐리어가 게이트산화막으로 주입됨으로써 게이트산화막 챠아징(charging), 문턱전압 불안정등과 같은 게이트산화막의 열화현상을 막기 위해 제안된 것으로서, 소오스와 드레인 사이의 내압을 증가시킴에 의해 채널 핫캐리어에 의한 게이트열화를 방지할 수 있도록 한 것이다.
그러나 상기 LDD구조에 있어서는 채널저항이 감소되기 때문에 저농도 불순물영역의 저항이 상대적으로 커지게 되어 게이트전압이 높은 부분에서 상호 전도성(Trans-conductance)이 현저히 떨어지는 단점이 있다.
또한 DDD구조의 경우에는 소자의 고집적화에 따라 1㎛ 이하의 소자 제조공정에서는 저농도 불순물영역과 고농도 불순물영역 사이의 간격(제2도 참조부호 9)을 조정하기가 어려우며, 숏채널(Short channel)효과가 나타나기 쉬운 단점이 있어 서브마이크론(sub-micron)소자에서는 사용할 수가 없다.
본 발명은 상술한 문제를 해결하기 위한 것으로, 소오스와 드레인간의 전류를 증가시키기에 적합하도록한 비대칭 LDD구조 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자 제조방법은 반도체기판(1)상에 게이트절연막(6)과 게이트전극 형성을 위한 도전층(3)을 차례로 형성하는 공정과, 상기 도전층(3)과 게이트절연막(6)을 패터닝하여 게이트전극(3)을 형성하는 공정, 상기 결과물에 경사이온주입공정에 의해 불순물을 저농도로 이온주입하는 공정, 수직이온주입공정에 의해 불순물을 고농도로 이온주입하는 공정, 열처리를 행하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제3도에 본 발명의 일실시예에 의한 반도체소자 제조방법을 공정순서에 따라 도시하였다.
먼저, 제3도(a)에 도시된 바와 같이 반도체기판(1)상에 게이트절연막(6)으로서, 예컨대 산화막을 형성하고 이 위에 게이트전극 형성을 위한 도전층(3)으로서, 폴리실리콘 또는 실리사이드 또는 폴리사이드등을 증착한 후, 마스크작업을 통하여 상기 도전층(3)과 게이트절연막(6)을 패터닝하여 게이트전극(3)을 형성한다.
이어서 제3도(b)에 도시된 바와 같이 경사이온주입에 의해 N-이온주입을 실시하여 기판에 저농도 이온주입영역(7)을 형성한다.
다음에 제3도(c)에 도시된 바와 같이 이번에는 0˚각도의 수직이온주입에 의해 N+이온주입을 연속적으로 실시하여 기판에 고농도 이온주입영역(8)을 형성한 후, 열처리를 행함으로써 제3도(d)에 도시된 바와 같이 드레인(5b)은 게이트전극(3) 측면 하단부에 저농도 불순물영역(4)이 형성된 LDD구조를 가지며, 소오스(5a)는 기존의 가장 일반적인 소오스/드레인구조를 갖는 반(Half) LDD구조의 소오스 및 드레인영역을 형성한다.
다음에 제4도를 참조하여 본 발명의 다른 실시예에 의한 반도체소자 제조방법을 설명한다.
먼저, 제4도(a)에 도시된 바와 같이 반도체기판(1)상에 게이트절연막(6)으로서, 예컨대 산화막을 형성하고 이 위에 게이트전극 형성을 위한 도전층(3)으로서, 폴리실리콘 또는 실리사이드 또는 폴리사이드등을 증착한 후, 마스크작업을 통하여 상기 도전층(3)과 게이트절연막(6)을 패터닝하여 게이트전극(3)을 형성한다.
이어서 제4도(b)에 도시된 바와 같이 경사이온주입에 의해 N+이온주입을 먼저 실시하여 기판에 고농도 이온주입영역(8)을 우선적으로 형성한다. 이때, 드레인영역을 형성할 부분은 N+경사이온주입에 의해 N+영역이 형성되지 않는 부분이 생기게 되며, 동일 마스크를 사용하여 제4도(c)에 도시된 바와 같이 이번에는 0˚각도의 수직이온주입에 의해 N-이온주입을 연속적으로 실시하여 상기 N+영역이 형성되지 않은 부분을 포함한 소오스 및 드레인 형성영역에 저농도 이온주입영역(7)을 형성한 후, 열처리를 행함으로써 제4도(d)에 도시된 바와 같이 드레인(5b)은 게이트전극(3) 측면 하단부에 저농도 불순물영역(4)이 형성된 LDD구조를 가지며, 소오스(5a)는 기존의 가장 일반적인 소오스/드레인구조를 갖는 비대칭 반(Half) LDD구조의 소오스 및 드레인영역을 형성한다.
상기 경사이온주입에 의한 N+이온주입시에 게이트구조가 열화되는 것을 방지하기 위해 상기 제4도(a)의 게이트전극 형성공정후 결과물 전면에 절연박막을 얇게 형성한 후에 경사이온주입공정에 의한 N+이온주입을 실시할 수도 있다.
상기 제4도의 실시예의 경우에는 드레인영역(5b)은 상기 제2도의 실시예와 동일하게 형성되나, 소오스영역(5a)은 N+이온주입영역이 게이트전극 하부로 분포하고 있다. 그리고 N-영역이 채널영역에서 상당히 벗어나 있기 때문에 채널영역의 저항을 감소시키는 영향을 주지 않게 된다.
따라서 소오스(5a)와 드레인(5b)간의 내압을 높여 핫캐리어에 의한 열화를 방지할 수 있게 됨과 동시에 상호전도성을 일반적인 소오스/드레인구조일때와 동일한 수준으로 유지할 수 있게 되므로 소자의 신뢰성을 향상시킬 수 있고, 동등한 디자인 룰(Design rule)을 가지는 소자에 비하여 약 10% 정도의 소자동작속도를 개선시킬 수 있게 된다.
또한, 종래 LDD구조 형성시의 측벽형성을 위한 절연막 증착 및 에치백공정과 이에 따르는 부수적인 세정공정등이 필요없게 되므로 공정이 단순화되는 효과도 얻어진다.
Claims (3)
- 반도체기판(1)상에 게이트절연막(6)과 게이트전극 형성을 위한 도전층(3)을 차례로 형성하는 공정과, 상기 도전층(3)과 게이트절연막(6)을 패터닝하여 게이트전극(3)을 형성하는 공정, 상기 결과물에 경사이온주입공정에 의해 불순물을 저농도로 이온주입하는 공정, 수직이온주입공정에 의해 불순물을 고농도로 이온주입하는 공정, 열처리를 행하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체소자 제조방법.
- 반도체기판(1)상에 게이트절연막(6)과 게이트전극 형성을 위한 도전층(3)을 차례로 형성하는 공정과, 상기 도전층(3)과 게이트절연막(6)을 패터닝하여 게이트전극(3)을 형성하는 공정, 상기 결과물에 경사이온주입공정에 의해 불순물을 고농도로 이온주입하는 공정, 수직이온주입공정에 의해 불순물을 저농도로 이온주입하는 공정, 및 열처리를 행하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체소자 제조방법.
- 제2항에 있어서, 상기 게이트전극(3)을 형성하는 공정후에 결과물 전면에 절연박막을 증착하는 공정이 더 포함되는 것을 특징으로 하는 반도체소자 제조방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019930028860A KR970006977B1 (ko) | 1993-12-21 | 1993-12-21 | 반도체소자 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019930028860A KR970006977B1 (ko) | 1993-12-21 | 1993-12-21 | 반도체소자 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR950021749A KR950021749A (ko) | 1995-07-26 |
KR970006977B1 true KR970006977B1 (ko) | 1997-05-01 |
Family
ID=19371950
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019930028860A KR970006977B1 (ko) | 1993-12-21 | 1993-12-21 | 반도체소자 제조방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR970006977B1 (ko) |
-
1993
- 1993-12-21 KR KR1019930028860A patent/KR970006977B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR950021749A (ko) | 1995-07-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR0136881B1 (ko) | 반도체 장치 제조 방법 | |
KR940006702B1 (ko) | 모스패트의 제조방법 | |
US5510279A (en) | Method of fabricating an asymmetric lightly doped drain transistor device | |
JPH04225529A (ja) | 微量の不純物を添加したドレイン(ldd)を有する集積回路構造体を製作する改良された方法 | |
JPH08264766A (ja) | 電界効果トランジスタおよびその製造方法 | |
US6054357A (en) | Semiconductor device and method for fabricating the same | |
KR970006977B1 (ko) | 반도체소자 제조방법 | |
JP3106757B2 (ja) | Mos電界効果半導体装置の製造方法 | |
JPS62229880A (ja) | 半導体装置及びその製造方法 | |
KR100415191B1 (ko) | 비대칭형 씨모스 트랜지스터의 제조 방법 | |
KR100304974B1 (ko) | 모스트랜지스터제조방법 | |
KR940004415B1 (ko) | Mos fet 제조방법 및 그 구조 | |
KR100206864B1 (ko) | 모스 전계효과트랜지스터 제조방법 | |
KR100327419B1 (ko) | 반도체소자제조방법 | |
JP3366709B2 (ja) | Mosトランジスタの製造方法 | |
KR0156157B1 (ko) | 반도체 소자 제조방법 | |
KR100192473B1 (ko) | 씨모스 소자 제조방법 | |
KR0166888B1 (ko) | 박막트랜지스터 제조방법 | |
KR100192517B1 (ko) | 모스 트랜지스터 제조 방법 | |
KR960000954B1 (ko) | 반도체 소자 제조방법 | |
KR100223994B1 (ko) | 고집적 엔형 전계효과 금속산화물반도체 구조 및 그 제조방법 | |
KR0172820B1 (ko) | 반도체 소자 및 그 제조방법 | |
KR0170513B1 (ko) | 모스 트랜지스터 및 그의 제조방법 | |
KR0127691B1 (ko) | 트랜지스터 및 그 제조 방법 | |
KR0157872B1 (ko) | 모스형 전계효과 트랜지스터 및 그 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
G160 | Decision to publish patent application | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20100825 Year of fee payment: 14 |
|
LAPS | Lapse due to unpaid annual fee |