KR100223994B1 - 고집적 엔형 전계효과 금속산화물반도체 구조 및 그 제조방법 - Google Patents

고집적 엔형 전계효과 금속산화물반도체 구조 및 그 제조방법 Download PDF

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Abstract

본 발명은 단채널 효과를 억제시킬 수 있는 고집적 엔형 전계효과 금속산화물 반도체 구조 및 그의 제조방법에 관한 것으로, 본 발명의 고집적 엔형 금속산화물 반도체 구조는, 피형 웰과 활성 영역을 한정하는 필드 산화막이 구비된 반도체 기판과, 상기 피형 웰 상에 게이트 산화막의 개재하에 형성된 게이트 전극, 및 상기 게이트 전극 양측의 피형 웰의 표면에 형성된 LDD 구조의 소오스 및 드레인 영역을 포함하는 고집적 엔형 전계효과 금속산화물 반도체 구조에 있어서, 상기 피형 웰 내에 상기 소오스 및 드레인 영역의 하부면과 접하는 고농도 피형의 매몰층이 구비되고, 상기 게이트 전극에서 게이트 산화막의 하부에 소정 두께의 비도핑된 실리콘층이 구비되어 있는 것을 특징으로 한다.

Description

고집적 엔형 전계효과 금속산화물 반도체 구조 및 그 제조방법
제1도 (a) 내지 (f)는 본 발명의 실시예에 따른 고집적 엔형 전계효과 금속산화물 반도체 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 필드 산화막
3 : 블로킹 산화막 4 : P+매몰층
5,5' : 실리콘층 6,6' : 게이트 산화막
7 : 게이트 전극 8 : N형의 저농도 불순물 영역
9 : 측벽 산화막 10 : N형의 고농도 불순물 영역
본 발명은 고집적 반도체 소자에 관한 것으로서, 특히, 단채널 효과를 억제시킬 수 있는 고집적 엔형 전계효과 금속산화물 반도체 구조 및 그의 제조방법에 관한 것이다.
현재, 반도체 소자는 급속한 속도로 고집적화가 이루어지고 있다. 이러한 고집적화를 이룩하기 위해서는 반도체 소자에서 많은 부분들의 축소화가 이루어져야 한다. 특히, 소오스 및 드레인 영역과 같은 접합 영역의 깊이를 낮추고, 그들간의 간격, 즉, 채널 길이를 짧게 하는 것은 매우 중요하다.
그러나, 고집적화를 달성하기 위하여 채널 길이를 축소하다 보면, PN 접합영역에서 발생되는 전이영역(depletion region)이 상대적으로 넓어지기 때문에, 소오스나 드레인에서 공급된 전하들이 채널을 통하여 상대쪽으로 이동해 가지 못하고, 게이트 산화막을 통하여 게이트 전극쪽으로 이동해 들어감으로써, 트랜지스터의 항복전압을 낮추는 펀치-스루(punch-through) 현상을 발생시키게 된다. 여기서, 펀치-스루와 같은 결함의 발생을 통상 단채널 효과라 칭하고 있다.
한편, 상기한 단채널 효과를 효과적으로 억제시킬 수 있는 방법으로서, 종래에는 엘디디(LDD : Lightly Doped Drain) 구조로 접합 영역을 형성하는 방법이 제시되었다. 그러나, 이 방법만으로는 단채널 효과를 효과적으로 방지할 수 없다.
따라서, 본 발명의 목적은 단채널 구조를 그대로 유지하면서도, 펀치-스루와 같은 단채널 효과를 효과적으로 억제시킬 수 있는 고집적 N형 전계효과 금속산화물 반도체 구조를 제공하는 것이다.
본 발명의 다른 목적은, 단채널 효과를 효과적으로 억제시킬 수 있는 고집적 N형 전계효과 금속산화물 반도체 제조방법을 제공하는 것이다.
상기와 같은 목적을 달성하기 위한 본 발명의 고집적 N형 전계효과 금속산화물 반도체 구조는, P형 웰과 활성 영역을 한정하는 필드 산화막이 구비된 반도체 기판과, 상기 P형 웰 상에 게이트 산화막의 개재하에 형성된 게이트 전극, 및 상기 게이트 전극 양측의 P형 웰의 표면에 형성된 LDD 구조의 소오스 및 드레인 영역을 포함하는 고집적 N형 전계효과 금속산화물 반도체 구조에 있어서, 상기 P형 웰 내에 상기 소오스 및 드레인 영역의 하부면과 접하는 P+의 매몰층이 구비되고, 상기 게이트 전극에서 게이트 산화막의 하부에 소정 두께의 비도핑된 실리콘층이 구비되어 있는 것을 특징으로 한다.
상기와 같은 다른 목적을 달성하기 위한 본 발명의 고집적 N형 전계 효과 금속산화물 반도체 제조방법은, P형 웰 및 활성 영역을 한정하는 필드 산화막들이 구비된 반도체 기판을 제공하는 단계 ; 상기 반도체 기판의 활성 영역 상에 블로킹 산화막을 형성하는 단계 ; 상기 블로킹 산화막을 통하여 상기 P형 웰 내에 P형 불순물 이온을 이온주입하는 단계 ; 상기 반도체 기판을 어닐링하여 상기 P형 웰의 표면으로부터 소정 깊이에 P형의 매몰층을 형성하는 단계 ; 상기 블로킹 산화막을 제거하는 단계 ; 상기 P형 웰 상에 비도핑된 실리콘층 및 게이트 산화막을 순차적으로 형성하는 단계 ; 상기 게이트 산화막 상에 게이트 전극을 형성하는 단계 ; 상기 게이트 전극과 동일한 형태로 상기 게이트 산화막 및 실리콘층을 패터닝하는 단계 ; 노출된 P형 웰 부분에 N형의 저농도 불순물 영역을 형성하는 단계 ; 상기 실리콘층, 게이트 산화막 및 게이트 전극으로 이루어진 적층물의 측벽에 측벽 산화막을 형성하는 단계 ; 및 노출된 N형의 저농도 불순물 영역에 N형의 불순물 이온을 이온주입하여 N형의 고농도 불순물 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
첨부한 제1도(a) 내지 (f)는 본 발명의 실시에에 따른 고집적 N형 금속산화물 반도체 제조방법을 설명하기 위한 공정 단면도이다.
먼저, (a)도에 도시한 바와 같이, N형의 반도체 기판(1)에 이온주입과 열적 어닐링 공정을 통하여 P형 웰을 형성하고, 이어서, 일반적인 로코스 공정을 이용하여 반도체 기판(1)의 표면에 활성 영역을 한정하는 필드 산화막(2)을 형성한다. 그런다음, 필드 산화막(2)에 의해 한정된 반도체 기판(1)의 활성 영역, 즉, P형 웰 상에 후속에서 진행되는 이온주입 공정시에 이온주입으로 인한 기판(1)의 충격을 완화시키기 위하여 블로킹 산화막(3)을 형성한다.
다음으로, (b)도에 도시된 바와 같이, 상기 블로킹 산화막을 통하여 P형 웰 내에 P형의 불순물인 BF2이온을 이온주입한 후, 이온주입된 P형 불순물이 확산되도록, 어닐링 공정을 수행한다. 이 결과, P형 웰 내에는 상기 P형 웰의 표면으로부터 소정 깊이에 P+매몰층(Buried layer : 4)이 형성된다. 상기 공정후, 블로킹 산화막을 제거하고, 노출된 P형 웰 상에 도핑되지 않은 실리콘층(5)을 소정 두께만큼 형성한다. 여기서, 상기 도핑되지 않은 실리콘층(5)은 에피택셜 성장법으로 형성함이 바람직하다.
다음으로, (c)도에 도시된 바와 같이, 상기 실리콘층(5) 상에 게이트 산화막(6)을 형성하고, 상기 게이트 산화막(6) 상에 게이트 전극용 물질막, 예컨데, 다결정 실리콘막을 증착한 후, 상기 다결정 실리콘막을 패터닝하여 게이트 전극(7)을 형성한다.
그 다음, (d)도에 도시된 바와 같이, 게이트 전극(7)과 동일한 형태로, 그 하부의 게이트 산화막 및 도핑되지 않은 실리콘층을 패터닝한다. 도면에서, 잔류된 게이트 산화막 및 도핑되지 않은 실리콘층을 각각 6와 5로 표시하였다. 이어서, 상기 게이트 전극(7)을 마스크로해서 노출된 P형 웰 부분에 N형의 불순물, 예컨데, As 또는 P를 저농도로 이온주입한다.
다음으로, (e)도에 도시된 바와 같이, 열적 어닐링 처리를 통하여 게이트 전극(7) 양측의 P형 웰의 표면에 N형의 저농도 불순물 영역(8)을 형성한다. 이때, 상기 N형의 저농도 불순물 영역(8)은 그 하부면이 P+매몰층(4)과 접하도록 형성한다. 그런다음, 실리콘층(5'), 게이트 산화막(6') 및 게이트 전극(7)으로 이루어진 적층물의 측벽에 측벽 산화막(9)을 형성한다. 여기서, 측벽 산화막(9)은 실리콘 산화막의 전면 증착과, 상기 실리콘 산화막에 대한 블랑킷 식각으로 형성한다. 상기 공정후, 게이트 전극(7)과 측벽 산화막(9)을 마스크로 하는 이온주입 공정을 통해 노출된 N형의 저농도 불순물 영역(8)에 재차 N형의 불순물 이온을 고농도로 이온주입한다.
그리고 나서, (f)도에 도시된 바와 같이, 열적 어닐링 처리를 수행하여 잔류된 N형의 저농도 불순물 영역(8)의 외측에 P+매몰층(4)과 접하는 고농도 불순물 영역(10)을 형성한다.
상기 공정으로 제조된 (f)도와 같은 고집적 N형 전계효과 금속산화물 반도체는 LDD 구조의 접합 영역을 갖음과 동시에 상기 접합 영역의 하부에 상기 접합 영역과 반대 도전형의 P+매몰층(4)을 구비시켜 전이 영역이 증가되는 것을 방지하고, 특히 게이트 전극의 하부에 비도핑된 실리콘층(5')을 구비시켜 실질적인 채널 길이가 증가되도록 함으로써, 단채널 효과로 인한 펀치-스루와 같은 결함의 발생을 효과적으로 억제시킬 수 있다.
이상에서 설명한 바와 같이 본 발명의 고집적 N형 전계효과 금속산화물 반도체는 단채널 효과를 효과적으로 억제시킬 수 있으며, 아울러, 접합 용량(Juction capacitance)를 감소시킬 수 있는 것에 기인하여 스위칭 속도를 빠르게 할 수 있다.
여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (3)

  1. 피형 웰 및 활성 영역을 한정하는 필드 산화막들이 구비된 반도체 기판을 제공하는 단계 ; 상기 반도체 기판의 활성 영역 상에 블로킹 산화막을 형성하는 단계 ; 상기 블로킹 산화막을 통하여 상기 피형 웰 내에 피형 불순물 이온을 이온주입하는 단계 ; 상기 반도체 기판을 어닐링하여 상기 피형 웰의 표면으로부터 소정 깊이에 피형의 매몰층을 형성하는 단계 ; 상기 블로킹 산화막을 제거하는 단계 ; 상기 피형 웰 상에 비도핑된 실리콘층 및 게이트 산화막을 순차적으로 형성하는 단계 ; 상기 게이트 산화막 상에 게이트 전극을 형성하는 단계 ; 상기 게이트 전극과 동일한 형태로 상기 게이트 산화막 및 실리콘층을 패터닝하는 단계 ; 노출된 피형 웰 부분에 엔형의 저농도 불순물 영역을 형성하는 단계 ; 상기 실리콘층, 게이트 산화막 및 게이트 전극으로 이루어진 적층물의 측벽에 측벽 산화막을 형성하는 단계 ; 및 노출된 엔형의 저농도 불순물 영역에 엔형의 불순물 이온을 이온주입하여 엔형의 고농도 불순물 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 고집적 엔형 전계효과 금속산화물 반도체의 제조방법.
  2. 제1항에 있어서, 상기 피형의 불순물 이온은 BF2인 것을 특징으로 하는 고집적 엔형 전계효과 금속산화물 반도체의 제조방법.
  3. 피형 웰과 활성 영역을 한정하는 필드 산화막이 구비된 반도체 기판과, 상기 피형 웰 상에 게이트 산화막의 개재하에 형성된 게이트 전극, 및 상기 게이트 전극 양측의 피형 웰의 표면에 형성된 LDD 구조의 소오스 및 드레인 영역을 포함하는 고집적 엔형 전계효과 금속산화물 반도체 구조에 있어서, 상기 피형 웰 내에 상기 소오스 및 드레인 영역의 하부면과 접하는 고농도 피형의 매몰층이 구비되고, 상기 게이트 전극에서 게이트 산화막의 하부에 소정 두께의 비도핑된 실리콘층이 구비되어 있는 것을 특징으로 하는 고집적 엔형 전계효과 금속산화물 반도체 구조.
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