KR100414736B1 - 반도체소자의 트랜지스터 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 트랜지스터 형성방법에 관한 것으로, 소자분리막이 형성된 반도체기판 상에 제1도전형 웰용 노광마스크를 이용하여 제1도전형 불순물을 이온주입 함으로써 제1도전형 채널 도핑층을 형성하고 제2도전형 웰용 노광마스크를 이용하여 제2도전형 불순물을 이온주입 함으로써 제2도전형 채널 도핑층을 형성한 다음, 상기 반도체기판을 고온 열처리하여 안정된 제1도전형 채널 도핑층과 안정된 제2도전형 채널 도핑층을 형성하고 전체표면상부를 수소 표면 처리한 다음, 상기 안정된 제1도전형 채널 도핑층 및 안정된 제2도전형 채널 도핑층 상부에 각각 넌-도핑 실리콘 에피층 ( non-doping silicon epi-layer ) 을 선택적인 에피-성장방법으로 성장시켜 SSR 델타-도핑층을 갖는 에피 채널 구조를 형성하고, 상기 SSR 델타-도핑층을 유지시키기 위하여 상기 반도체기판 상부에 저온 게이트절연막을 형성한 다음, 후속공정으로, 게이트전극, 제2도전형 및 제1도전형 소오스-드레인 확장영역, 절연막 스페이서, 제2도전형 및 제1도전형 소오스-드레인 접합영역을 저온 공정으로 형성함으로써 초박형 SSR 채널 구조를 갖는 트랜지스터를 구현하고 100 ㎚ 이하의 채널 길이를 갖는 소자의 특성 및 제조 수율을 향상시킬 수 있는 기술이다.

Description

반도체소자의 트랜지스터 형성방법{A method for forming a transistor of a semiconductor device}
본 발명은 반도체소자의 트랜지스터 형성방법에 관한 것으로, 보다 상세하게는 채널길이 ( channel length ) 100 ㎚ 이하의 초박형 수퍼-스팁-리트로그레이드 에피채널 ( a ultra-shallow super-steep-retrograde epi-channel ) 을 갖는 MOSFET ( Metal-Oxide-Semiconductor Field Effect Transistor ) 또는 MISFET ( Metal-Insulator-Semiconductor Field Effect Transistor ) 소자를 형성하는 ULSI ( ultra large scale integrated ) 세대의 반도체소자에 적용할 수 있는 기술에 관한 것이다.
MOSFET 또는 MISFET 반도체 소자에서 게이트 전극 및 게이트 절연막 아래의 표면지역은 게이트 전하가 인가된 상태에서 소오스/드레인 접합영역에 인가한 전기장에 의해 전류가 흐르도록 하는 역할을 하며, 이 지역을 채널 ( channel ) 이라 한다.
상기 MOSFET 또는 MISFET 반도체 소자의 특성은, 채널지역의 도펀트 농도에 의해 결정되며, 도펀트 농도에 의해 트랜지스터의 문턱전압, 드레인 전류 등과 같이 소자의 특성이 좌우되기 때문에 상기 채널 지역의 정밀한 도핑이 매우 중요하다.
종래기술에 따른 채널도핑 방법은, 이온주입법에 의하여 웰 ( well ) 이온주입, 채널 이온주입 또는 문턱전압(Vt) 이온주입을 실시하는 방법 등이 널리 사용되고 있다.
이러한 방법으로 형성 가능한 채널구조는 채널지역 깊이방향으로 일정한 농도를 갖는 플랫 채널 ( Flat Channel ), 특정한 채널 깊이에서 채널이 형성되는 베리드 채널 ( Buried Channel ), 채널 표면 농도가 낮고 깊이 방향으로 농도가 증가하는 리트로그레이드 채널 ( Retrograde Channel ) 등이 있다.
이중 채널 길이 0.2 ㎛ 이하의 고성능 마이크로 프로세서에 채택되는 채널구조는 인듐(In), 비소(As), 안티몬(Sb)과 같은 중원소 이온주입 ( heavy ion implantation ) 에 의해 리트로그레이드 채널을 만드는 방법이 사용되고 있으며, 표면 도펀트 농도(Cs)가 낮아 표면 이동도 ( Surface Mobility ) 증가 효과를 보이므로 그에 따라 높은 구동전류 ( High Drive Current ) 특성을 갖는 고성능 MOSFET 소자를 제조할 수 있었다.
그러나, 채널길이의 축소에 따라 요구되는 채널깊이(Wd)는 점점 더 얇아져야 되며, 이온주입 방법만으로 채널 깊이 50 ㎚ 이하의 리트로그레이드 채널을 구현하기 어렵다.
이러한 요구를 만족하기 위하여, 에피 채널 ( Epi-Channel ) 이 제안되어 왔으나, 에피 형성 공정 및 후속 열공정에 의한 채널 도펀트 손실 및 확산의 제어가 어려워 기 보고된 에피-채널 ( Epi-Channel ) 트랜지스터의 특성들은 향상된 Ion/Ioff 특성을 보이지 못하고 있다.
가장 이상적인 채널 도핑 ( Channel Doping ) 방법은, 델타-도핑된 에피 채널 (δ-doped Epi-Channel )을 구현하는 것이지만 기 보고된 결과로는 도프드 에피층 ( Doped Epi-layer ) 과 언도프드 에피층 ( Undoped Epi-layer ) 을 사용하더라도 후속 도펀트 확산으로 인해 채널깊이 30 ㎚ 이하의 델타 도프드 에피 채널 ( δ-doped Epi-Channel ) 을 구현하는 일에 성공한 결과는 없었다.
이러한 문제를 개선하는 한 방법으로 초저에너지 ( Ultra-Low Energy ) 의 이온주입에 의하여 채널 도핑을 하고 순간적으로 레이저 어닐링을 하여 델타 도핑층의 확산을 막는 방법이 이정호, 이정엽 등의 연구자들에 의하여 IEDM 2000. 에 "Laser Thermal Annealed SSR Well Prior to Epi-Channel Growth (LASPE) for 70㎚ nFET" 라는 제목으로 제안되었으며, 상기 레이저 어닐링이 선택적 에피층 성장(Selective Epi Growth, 이하 SEG) 시 도펀트 손실 및 확산을 억제함을 보고하고 있다.
그러나, 상기 레이저 어닐링이 도펀트 손실 및 에피층으로의 확산을 억제하는 효과는 있으나 이러한 효과를 얻기 위한 레이저 전력 ( Laser Power ) 하에서 실리콘 기판 표면의 국부적인 용융 ( partial melting ) 현상을 유발하여 기판의 표면거칠기를 나쁘게 하고 결정 결함 ( crystal defect ) 을 유발시키는 문제가 발생되어 실제 반도체소자의 제조 공정에 적용하기 어려운 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 열처리공정시 도펀트의 손실을 억제하는 동시에 SEG 공정시 도펀트의 확산을 억제하여 반도체소자의 고집적화를 가능하게 하는 반도체소자의 트랜지스터 형성방법을 제공하는데 그 목적이 있다.
도 1 내지 도 3 은 본 발명에 따른 반도체소자의 트랜지스터 형성방법의 기술적 원리를 설명하기 위한 단면도와 실험자료를 도시한 그래프.
도 4a 내지 도 4f 는 본 발명의 제1실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도.
도 5 는 본 발명의 제2실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
11,61 : 반도체기판 13 : 소오스/드레인 접합영역
15 : 채널 도핑층 17 : 에피 채널층
19 : 게이트절연막 21 : 게이트전극
23 : 소오스/드레인 확장 영역(Source/Drain Extension, SDE)
25 : 절연막 스페이서
27 : 펀치스톱, 할로도핑영역 63 : 소자분리막
65 : 제1감광막패턴 67 : 엔웰
69 : 엔형 채널 도핑층 71 : 제2감광막패턴
73 : 피웰 75 : 피형 채널 도핑층
77 : 안정된 엔형 채널 도핑층 79 : 안정된 피형 채널 도핑층
81 : 저농도의 엔형 에피층 83 : 저농도의 피형 에피층
85 : 게이트절연막(pMISFET) 87 : 게이트절연막(nMISFET)
89 : 게이트전극(pMISFET) 91 : 게이트전극(nMISFET)
93 : 피형 소오스/드레인 확장영역
95 : 엔형 소오스/드레인 확장영역
97 : 절연막 스페이서(pMISFET) 99 : 절연막 스페이서(nMISFET)
101 : 고농도의 피형 소오스/드레인 접합영역 (p+ Source/Drain)
103 : 고농도의 엔형 소오스/드레인 접합영역 (n+ Source/Drain)
105 : 할로 영역(pMISFET) 107 : 할로 영역(nMISFET)
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 트랜지스터 형성방법은,
소자분리막이 형성된 반도체기판 상에 제1도전형 웰용 노광마스크를 이용하여 제1도전형 불순물을 이온주입 함으로써 제1도전형 채널 도핑층을 형성하는 공정과,
제2도전형 웰용 노광마스크를 이용하여 제2도전형 불순물을 이온주입 함으로써 제2도전형 채널 도핑층을 형성하는 공정과,
상기 반도체기판을 고온 열처리하여 안정된 제1도전형 채널 도핑층과 안정된제2도전형 채널 도핑층을 형성하는 공정과,
전체표면상부를 수소 표면 처리하는 공정과,
상기 안정된 제1도전형 채널 도핑층 및 안정된 제2도전형 채널 도핑층 상부에 각각 넌-도핑 실리콘 에피층을 선택적인 에피-성장방법으로 성장시켜 수퍼-스팁-리트로그레이드 델타-도핑층을 갖는 에피 채널 구조를 형성하는 공정과,
상기 수퍼-스팁-리트로그레이드 SSR 델타-도핑층을 갖는 에피 채널 구조 상부에 게이트절연막 및 게이트 전극을 형성하는 공정과,
상기 게이트 전극의 형성공정시 손상된 게이트 측면을 재산화시키는 게이트 재산화 공정과,
후속공정으로 소오스/드레인 접합영역을 형성하고 저온에서 후속 열처리공정을 실시하여 트랜지스터를 형성하는 포함하며,
상기 제1도전형 불순물의 이온주입공정은 비소(As) 이온을 3 KeV∼30 KeV 사이의 이온주입 에너지로 주입하거나 인(P) 이온을 1 KeV∼15 KeV 사이의 이온주입 에너지로 주입하는 것과,
상기 제1도전형 채널 도핑층은 상기 반도체기판의 표면으로부터 10 ∼ 50 ㎚ 깊이로 형성하는 것과,
상기 제2도전형 불순물의 이온주입공정은 붕소 이온을 100 eV ∼ 1.5 KeV 의 이온주입 에너지로 주입하는 것과,
상기 제2도전형 채널 도핑층은 상기 반도체기판의 표면으로부터 10 ∼ 50 ㎚ 깊이로 형성하는 것과,
상기 고온 열처리 공정은 900 ∼ 1000 ℃ 고온에서 급속 열처리공정으로 실시하는 것과,
상기 고온 열처리 공정은 1000 ∼ 1100 ℃ 의 고온에서 스파이크 급속 열처리 공정으로 실시하는 것과,
상기 넌-도핑 실리콘 에피층은 각각 5 ∼ 30 ㎚ 두께로 성장시키는 것과,
상기 게이트 절연막은 650 ∼ 750 ℃ 온도의 스팀 ( steam ) 분위기 하에서 저온 열산화막을 성장시켜 형성하는 것과,
상기 게이트절연막은 저온 열산화막을 형성하고 이를 플라즈마 처리하여 표면 질화시킴으로써 저온 질화산화막으로 형성하는 것과,
상기 게이트절연막은 저온 고유전율막으로 형성하되, 상기 저온 고유전율막은 300 ∼ 650 ℃ 온도에서 저온 증착하고 400 ∼ 700 ℃ 온도의 로 ( furnace )에서 어닐링하여 형성하거나 상기 저온 고유전율막은 300 ∼ 650 ℃ 온도에서 저온 증착하고 600 ∼ 800 ℃ 온도에서 급속 열처리하여 형성하는 것과,
상기 게이트절연막은 650 ∼ 750 ℃ 온도의 스팀 ( steam ) 분위기 하에서 성장시킨 저온 열산화막과, 300 ∼ 650 ℃ 온도에서 저온 증착하고 400 ∼ 700 ℃ 온도의 로 ( furnace )에서 어닐링하여 형성한 저온 고유전율막의 적층구조로 형성되는 것과,
상기 게이트절연막은 650 ∼ 750 ℃ 온도의 스팀 ( steam ) 분위기 하에서 성장시킨 저온 열산화막과, 300 ∼ 650 ℃ 온도에서 저온 증착하고 600 ∼ 800 ℃ 온도에서 급속 열처리한 저온 고유전율막의 적층구조로 형성하는 것과,
상기 게이트 재산화 공정은 750 ∼ 950 ℃ 의 온도에서 급속 열산화 ( rapid-thermal oxidation, RTO ) 공정으로 실시하는 것과,
상기 게이트 재산화 공정은 600 ∼ 1100 ℃ 의 온도에서 급속 스파이크 열산화 공정으로 실시하는 것과,
상기 게이트 재산화 공정은 650 ∼ 800 ℃ 의 온도의 산화로 ( Oxidation Furnace ) 에서 열산화 ( Thermal Oxidation ) 공정으로 실시하는 것과,
상기 후속 열처리공정은 600 ∼ 1000 ℃ 의 온도에서 급속 열처리 공정으로 실시하는 것과,
상기 후속 열처리공정은 600 ∼ 1100 ℃ 의 온도에서 급속 스파이크 열처리 공정으로 실시하는 것과,
상기 후속 열처리공정은 300 ∼ 750 ℃ 온도의 로 ( Furnace ) 에서 실시하는 것을 특징으로 한다.
한편, 본 발명의 원리는 다음과 같다.
낮은 이온주입 에너지를 이용한 채널 도핑 이온주입을 실시하고, 실리콘 용융점 이하의 온도에서 고온 급속 열처리 공정을 실시하여
후속의 수소 분위기하의 표면열처리 공정 ( Hydrogen Prebake before Epi-Growth ) 중에서 발생되는 도펀트 손실을 억제하는 동시에 선택적 에피성장 ( Selective Epi-Growth, 이하에서 SEG 라 함 ) 공정 중의 도펀트 확산을 억제하여 10 ∼ 30 ㎚ 의 채널 깊이를 갖는 초박형 수퍼-스팁-리트로그레이드 ( Super-Steep-Retrograde, 이하 SSR 이라 함 ) 에피 채널을 구현하는 것이다.
도 1a 는 초박형 수퍼-스팁-리트로그레이드 실리콘-에피 채널 ( Si-Epi Channel ) 이 형성된 것을 도시한 개략적인 단면도로서, 채널 길이 ( Channel Length ) 가 100 ㎚ 이하인 MOSFET 또는 MISFET 소자에서 요구되는 채널 깊이 ( Channel Depth ,Wd) 는
"Suppression of Random Dopant Induced Threshold Voltage Fluctuations in Sub-0.1㎛ MOSFETs with Epitaxial and δ-doped Channels" IEEE Transactions on Electron Devices, Vol46, No8, 1999. by Asen Asenov and Subhash Saini
에 설명된 바와 같이 30 ㎚ 이하가 되어야 한다.
도 1b 는 이상적인 델타 도핑 프로파일이 결정 결함으로 유발되는 빠른 속도의 비 이상 확산 ( Transient Enhanced Diffusion, 이하 TED ) 및 후속의 열공정에 의한 열 확산 ( Thermal Diffusion ) 으로 인하여 도핑 프로파일의 퍼짐 현상 ( Broadening ) 이 발생되는 것을 도시한 개념도이며, SSR 채널을 구현하기 위해서는 상기한 비이상 확산(TED) 및 열 확산을 억제하는 방법이 필요함을 보여주는 것이다.
도 2a 는 본 발명의 방법으로 구현한 채널 깊이 10 ㎚ 의 초박형 SSR 에피채널의 도핑 프로파일 ( Doping Profile ) 을 보여주는 증거자료로서, 채널 이온주입 공정 후 급속 열처리공정의 온도가 높을수록 Epi 성장 후 도펀트 손실 및 재분포가 적음을 보여주며, 이러한 고온의 채널 열공정을 수행치 않는 경우 심각한 도펀트 손실로 인해 원하는 리트로그레이드 도핑 프로파일 ( Retrograde Doping Profile ) 을 얻을 수 없음을 알 수 있다.
여기서, Cs 는 표면농도 ( surface concentration ), Cp 는 최대농도 ( peak concentration ), Gox 는 게이트산화막 ( gate oxide )을 도시한다.
도 2a 및 도 2b 는 에피-성장 직후 각각 1 KeV 와 5 KeV 의 채널 이온주입 에너지로 1.0E13 이온/㎠의 보론 이온을 주입하고 채널 RTA 하여 상기 RTA 조건에 따른 SSR 채널 도핑 프로파일 변화를 도시한 그래프이다.
상기 도 2a 와 도 2b 를 비교할 때 채널 이온주입 에너지가 낮을수록 도핑층의 분포범위가 좁아지는 것을 알 수 있다. 이때, 상기 좁은 분포의 δ-도핑 ( Narrow δ-doping ) 은 소자의 접합 캐패시턴스 ( Junction Capacitance ) 및 접합 누설전류 ( Junction Leakage ) 를 감소시키므로 저전력 고효율의 반도체 소자를 형성할 수 있도록 한다.
도 3 은 본 발명의 방법으로 구현한 채널깊이 30 ㎚ 의 초저접합 에피채널 ( Ultra-Shallow Epi-Channel ) 이
저온 게이트산화막 ( Gate Oxidation ) 형성 공정 및 게이트 패턴 형성 ( Gate Patterning ) 공정 후
선택적 게이트 재산화 ( Selective Gate Re-Oxidation ), 소오스/드레인 ( Source/Drain ) 형성시의 열처리 공정 등과 같이 소자 제조를 위한 모든 후속 열처리 공정에 의한 도펀트 확산의 영향을 받은 후에도 SSR 도핑 프로파일이 유지됨을 보여주는 SIMS ( Secondary Ion Mass Spectrometry ) 실험자료로서,
본 발명에서 제시하는 방법으로 100 ㎚ n-MOSFET 소자가 요구하는 수퍼-스팁-리트로그레이드 델타 도프드 에피 채널 ( SSR δ-doped Epi-Channel )형성이 실제로 가능함을 보여주는 증거이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 4a 내지 도 4f 는 본 발명에 제1실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도로서, CMISFET를 예로 들어 형성한 것이다.
도 4a를 참조하면, 반도체기판(61)에 활성영역을 정의하는 소자분리막(63)을 형성한다. 이때, 상기 소자분리막(63)은 트렌치형으로 형성한 것이다.
그 다음, 상기 반도체기판(61) 상부에 제1감광막패턴(65)을 형성한다. 이때, 상기 제1감광막패턴(65)은 CMISFET 의 pMISFET 영역을 노출시키는 노광마스크, 즉 엔웰 노광마스크를 이용한 노광 및 현상공정으로 형성한 것이다.
그리고, 상기 제1감광막패턴(65)을 마스크로 하여 상기 반도체기판(61)에 엔형 불순물을 주입하여 엔웰(67)을 형성하고, 엔웰 필드-스톱 이온주입 공정을 실시한다.
그 다음, 상기 제1감광막패턴(65)을 마스크로 하여 상기 엔웰(67)의 반도체기판(61) 표면에 인(P)이나 비소(As)와 같은 엔형의 p-채널 형성용 이온을 각각 1 KeV ∼ 15 KeV 또는 3 KeV ∼ 30 KeV 의 에너지로 주입함으로써 상기 반도체기판(61) 표면으로부터 10 ∼ 50 ㎚ 깊이를 갖는 엔형 채널 도핑층(69)을 형성한다.
도 4b를 참조하면, 상기 제1감광막패턴(65)을 제거하고, 상기 반도체기판(61) 상부에 제2감광막패턴(71)을 형성한다. 이때, 상기 제2감광막패턴(71)은 CMISFET 의 nMISFET 영역을 노출시키는 노광마스크, 즉 피웰노광마스크를 이용한 노광 및 현상공정으로 형성한 것이다.
그리고, 상기 제2감광막패턴(71)을 마스크로 하여 상기 반도체기판(61)에 피형 불순물을 주입함으로써 피웰(73)을 형성하고, 피웰 필드-스톱 이온주입 공정을 실시한다.
그 다음, 상기 제2감광막패턴(71)을 마스크로 하여 상기 피웰(73)의 반도체기판(61) 표면에 100 eV ∼ 1.5 KeV 의 매우 낮은 이온주입 에너지로 붕소(B)와 같은 피형의 엔-채널 형성용 이온을 주입함으로써 상기 반도체기판(61) 표면으로부터 10 ∼ 50 ㎚ 깊이로 매우 얇은 피형 채널 도핑층(75)을 형성한다.
도 4c를 참조하면, 상기 제2감광막패턴(71)을 제거한다.
그리고, 상기 엔형 및 피형 채널 도핑층(69,75)을 형성하기 위한 이온주입 공정시 형성된 반도체기판(61)의 손상을 방지하기 위하여 고온 급속 열처리 ( Rapid Thermal Anneal, 이하에서 RTA 라 함 ) 공정을 실시하거나 고온 스파이크 급속 열처리 ( Spike Rapid Thermal Anneal, 이하 SRTA 라 함 ) 공정을 실시함으로써 pMISFET 과 nMISFET 지역 각각에 안정된 엔형 채널 도핑층(77) 및 안정된 피형 채널 도핑층(79)을 형성한다.
여기서, 상기 고온 급속 열처리 공정 및 고온 스파이크 열처리공정은, 결정 결함을 회복시키고 주입된 도펀트 이온들이 결정 내에서 인접한 실리콘 원자들과 안정한 결합을 형성하도록 하여 후속의 SEG공정 및 후속의 열공정시의 도펀트 확산을 최대한 억제하기 위해 실시한 것이다.
이때, 상기 급속 열처리공정은 900 ∼ 1000 ℃ 고온에서 실시하고, 스파이크급속 열처리 공정은 1000 ∼ 1100 ℃ 고온에서 실시한다.
도 4d를 참조하면, 상기 안정된 엔형 채널 도핑층(77) 및 안정된 피형 채널 도핑층(79)이 형성된 반도체기판(61) 상부의 자연산화막(도시안됨)을 제거하기 위하여 수소 표면처리공정을 실시한다.
그리고, 상기 안정된 엔형 채널 도핑층(77) 및 안정된 피형 채널 도핑층(79) 상부에 각각 넌-도핑 실리콘 에피층을 SEG 방법으로 각각 5 ∼ 30 ㎚ 두께만큼 성장시킴으로써 도펀트 손실 및 재분포가 최소화되어 pMISFET 과 nMISFET 각각에 대하여 저농도의 엔형 에피층(81)과 엔형 채널 도핑층(77), 저농도의 피형 에피층(83)과 피형 채널 도핑층(79)으로 구성된 SSR 델타-도핑층( δ-Doping Layer )을 갖는 에피 채널 구조를 형성한다.
이때, 상기 실리콘 에피층(81,83)은 각각 5 ∼ 30 ㎚ 두께로 성장된 것이며 하부의 채널 도핑층에 의하여 자동 도핑되어 저농도로 형성된 것이다.
도 4e를 참조하면, 상기 pMISFET 과 nMISFET 부분의 반도체기판(61) 상부에 각각 게이트절연막(85,87)을 형성한다.
이때, 상기 게이트절연막(85,87)은 하기와 같이 1 ∼ 4 의 네 가지 방법으로 형성하여 엔형과 피형 채널 도핑층(77,79)의 확산을 최소화함으로써 SSR 델타 도핑층이 유지되도록 실시한 것이다.
1. 상기 게이트 절연막은 650 ∼ 750 ℃ 온도의 스팀 ( steam ) 분위기 하에서 저온 열산화막을 성장시켜 형성한다.
2. 상기 게이트 절연막은 상기 저온 열산화막을 플라즈마 처리하여 표면 질화시킴으로써 저온 질화산화막으로 형성한다.
3. 상기 게이트 절연막은 300 ∼ 650 ℃ 온도에서 저온 증착하고 400 ∼ 700 ℃ 온도의 로 ( furnace )에서 어닐링하여 형성된 저온 고유전율막으로 형성한다.
또한, 상기 저온 고유전율막은 300 ∼ 650 ℃ 온도에서 저온 증착하고 600 ∼ 800 ℃ 온도에서 급속 열처리하여 형성할 수도 있다.
4. 상기 게이트절연막은 650 ∼ 750 ℃ 온도의 스팀 ( steam ) 분위기 하에서 성장시킨 저온 열산화막과, 300 ∼ 650 ℃ 온도에서 저온 증착하고 400 ∼ 700 ℃ 온도의 로 ( furnace )에서 어닐링하여 형성한 저온 고유전율막의 적층구조로 형성한다.
또한, 상기 게이트절연막은 650 ∼ 750 ℃ 온도의 스팀 ( steam ) 분위기 하에서 성장시킨 저온 열산화막과, 300 ∼ 650 ℃ 온도에서 저온 증착하고 600 ∼ 800 ℃ 온도에서 급속 열처리한 저온 고유전율막의 적층구조로 형성할 수도 있다.
도 4f를 참조하면, 상기 게이트절연막(85,87) 상부에 각각 게이트전극(89,91)을 패터닝하고 게이트 재산화공정을 실시한다.
이때, 상기 게이트 재산화 공정은 다음과 같은 1 ∼ 3 의 방법으로 실시한다.
1. 750 ∼ 950 ℃ 의 온도에서 급속 열산화 ( rapid-thermal oxidation, RTO ) 공정으로 실시한다.
2. 600 ∼ 1100 ℃ 의 온도에서 급속 스파이크 열산화 공정으로 실시한다.
3. 650 ∼ 800 ℃ 온도의 산화로 ( Oxidation Furnace ) 에서 열산화 (Thermal Oxidation ) 공정으로 실시한다.
그 다음, p-MISFET 과 n-MISFET 각각에 대하여 별도의 노광마스크를 이용하여 피형 및 엔형 불순물을 이온주입 함으로써 피형과 엔형의 소오스/드레인 확장 ( Source-Drain Extension 이하 SDE ) 영역(93,95)을 형성한다.
그리고, 상기 게이트전극(89,91) 측벽에 절연막 스페이서(97,99)를 형성하고 별도의 노광마스크를 이용하여 p-MISFET 과 n-MISFET 각각에 고농도의 피형 및 엔형 불순물을 이온주입 함으로써 고농도의 피형 및 엔형 불순물 영역인 소오스/드레인 접합영역(101,103)을 형성하고 후속 열공정을 실시하여 CMISFET 소자를 형성한다.
이때, 상기 CMISFET 의 채널 도핑층(77,79)은 숏채널효과 ( short channel effect ) 를 억제하는 펀치 스톱 도핑층의 역할을 수행한다.
상기 후속 열공정은 급속 열처리 공정, 급속 스파이크 열처리 공정 또는 로 ( furnace ) 에서 실시한다.
상기 후속 열처리를 급속 열처리로 수행할 경우 600 ∼ 1000 ℃ 의 온도에서 실시하고,
상기 후속 열처리를 급속 스파이크로 수행할 경우 600 ∼ 1100 ℃ 의 온도에서 실시하며,
상기 후속 열처리를 로(Furnace)에서 수행할 경우 300 ∼ 750 ℃ 의 온도에서 실시한다.
도 5 는 본 발명의 제2실시예에 따른 반도체소자의 트랜지스터 형성방법을도시한 단면도로서, CMOSFET 를 형성하는 경우를 도시한 것이다.
도 5 를 참조하면, 상기 도 4f 의 공정에서 피형과 엔형의 상기 SDE 영역(93,95) 하부에 각각 엔형과 피형의 할로 불순물, 즉 상기 피형과 엔형의 SDE 영역(93,95) 하부에 웰과 같은 형(type)의 불순물을 경사 주입하여 할로 영역(105,107)을 형성한다.
이때, 상기 할로 영역(105,107)은 트랜지스터의 숏채널 효과를 억제하고 소자의 전기적 특성을 향상시키는 역할을 한다.
아울러, 본 발명은 공지된 반도체소자 제조 방법에 의한 다양한 응용이 가능하며, 이와 같은 응용된 방법으로 반도체 소자를 제조하는 경우에 모두 적용할 수도 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 트랜지스터 형성방법은 다음과 같은 효과를 제공한다.
1. 채널도핑 지역에서 이온 주입에 의한 격자 손상을 회복시켜 에피 채널 구조 형성시 문제가 되는 채널 도펀트의 손실 및 재분포를 억제함으로써 실질적인 초박형 SSR 채널 구조를 구현할 수 있고, 이로써 100 ㎚ 이하의 채널 길이를 갖는 소자에서 불규칙한 도펀트 분포에 의한 문턱전압(Vt) 변화 ( Random Dopant Induced Vt Variation )를 억제함과 동시에 100 ㎚ 이하의 게이트 길이에서 숏채널 효과 ( short channel effect )를 억제할 수 있으므로 100 ㎚ 및 100 ㎚ 이하의 채널 길이를 갖는 소자의 수율을 향상시킬 수 있다.
2. 채널 표면 지역의 도펀트 농도를 채널 도핑층의 최대농도 대비 1/10 까지 낮출 수 있고, 그에 따른 표면 이동도 ( surface mobility ) 증가 및 구동 전류 특성의 향상을 기대할 수 있다.
3. 초박형 SSR 채널 구조를 실질적으로 구현하므로 저 문턱 전압 ( low threshold voltage )을 갖는 저 전압 소자 및 저 소비 전력 소자의 제조공정에 적용할 수 있다.

Claims (21)

  1. 소자분리막이 형성된 반도체기판 상에 제1도전형 웰용 노광마스크를 이용하여 제1도전형 불순물을 이온주입 함으로써 제1도전형 채널 도핑층을 형성하는 공정과,
    제2도전형 웰용 노광마스크를 이용하여 제2도전형 불순물을 이온주입 함으로써 제2도전형 채널 도핑층을 형성하는 공정과,
    상기 반도체기판을 고온 열처리하여 안정된 제1도전형 채널 도핑층과 안정된 제2도전형 채널 도핑층을 형성하는 공정과,
    전체표면상부를 수소 표면 처리하는 공정과,
    상기 안정된 제1도전형 채널 도핑층 및 안정된 제2도전형 채널 도핑층 상부에 각각 넌-도핑 실리콘 에피층을 선택적인 에피-성장방법으로 성장시켜 수퍼-스팁-리트로그레이드 델타-도핑층을 갖는 에피 채널 구조를 형성하는 공정과,
    상기 수퍼-스팁-리트로그레이드 SSR 델타-도핑층을 갖는 에피 채널 구조 상부에 게이트절연막 및 게이트 전극을 형성하는 공정과,
    상기 게이트 전극의 형성공정시 손상된 게이트 측면을 재산화시키는 게이트 재산화 공정과,
    후속공정으로 소오스/드레인 접합영역을 형성하고 저온에서 후속 열처리공정을 실시하여 트랜지스터를 형성하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  2. 제 1 항에 있어서,
    상기 제1도전형 불순물의 이온주입공정은 비소(As) 이온을 3 KeV∼30 KeV 사이의 이온주입 에너지로 주입하거나 인(P) 이온을 1 KeV∼15 KeV 사이의 이온주입 에너지로 주입하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  3. 제 1 항에 있어서,
    상기 제1도전형 채널 도핑층은 상기 반도체기판의 표면으로부터 10 ∼ 50 ㎚ 깊이로 형성하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  4. 제 1 항에 있어서,
    상기 제2도전형 불순물의 이온주입공정은 붕소 이온을 100 eV ∼ 1.5 KeV 의 이온주입 에너지로 주입하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  5. 제 1 항에 있어서,
    상기 제2도전형 채널 도핑층은 상기 반도체기판의 표면으로부터 10 ∼ 50 ㎚ 깊이로 형성하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  6. 제 1 항에 있어서,
    상기 고온 열처리 공정은 900 ∼ 1000 ℃ 고온에서 급속 열처리공정으로 실시하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  7. 제 1 항에 있어서,
    상기 고온 열처리 공정은 1000 ∼ 1100 ℃ 의 고온에서 스파이크 급속 열처리 공정으로 실시하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  8. 제 1 항에 있어서,
    상기 넌-도핑 실리콘 에피층은 각각 5 ∼ 30 ㎚ 두께로 성장시키는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  9. 제 1 항에 있어서,
    상기 게이트 절연막은 650 ∼ 750 ℃ 온도의 스팀 ( steam ) 분위기 하에서 저온 열산화막을 성장시켜 형성하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  10. 제 1 항에 있어서,
    상기 게이트절연막은 저온 열산화막을 형성하고 이를 플라즈마 처리하여 표면 질화시킴으로써 저온 질화산화막으로 형성하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  11. 제 1 항에 있어서,
    상기 게이트절연막은 저온 고유전율막으로 형성하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  12. 제 11 항에 있어서,
    상기 저온 고유전율막은 300 ∼ 650 ℃ 온도에서 저온 증착하고 400 ∼ 700 ℃ 온도의 로 ( furnace )에서 어닐링하여 형성하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  13. 제 11 항에 있어서,
    상기 저온 고유전율막은 300 ∼ 650 ℃ 온도에서 저온 증착하고 600 ∼ 800 ℃ 온도에서 급속 열처리하여 형성하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  14. 제 1 항에 있어서,
    상기 게이트절연막은 650 ∼ 750 ℃ 온도의 스팀 ( steam ) 분위기 하에서 성장시킨 저온 열산화막과, 300 ∼ 650 ℃ 온도에서 저온 증착하고 400 ∼ 700 ℃ 온도의 로 ( furnace )에서 어닐링하여 형성한 저온 고유전율막의 적층구조로 형성되는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  15. 제 1 항에 있어서,
    상기 게이트절연막은 650 ∼ 750 ℃ 온도의 스팀 ( steam ) 분위기 하에서 성장시킨 저온 열산화막과, 300 ∼ 650 ℃ 온도에서 저온 증착하고 600 ∼ 800 ℃ 온도에서 급속 열처리한 저온 고유전율막의 적층구조로 형성하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  16. 제 1 항에 있어서,
    상기 게이트 재산화 공정은 750 ∼ 950 ℃ 의 온도에서 급속 열산화 ( rapid-thermal oxidation, RTO ) 공정으로 실시하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  17. 제 1 항에 있어서,
    상기 게이트 재산화 공정은 600 ∼ 1100 ℃ 의 온도에서 급속 스파이크 열산화 공정으로 실시하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  18. 제 1 항에 있어서,
    상기 게이트 재산화 공정은 650 ∼ 800 ℃ 의 온도의 산화로 ( Oxidation Furnace ) 에서 열산화 ( Thermal Oxidation ) 공정으로 실시하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  19. 제 1 항에 있어서,
    상기 후속 열처리공정은 600 ∼ 1000 ℃ 의 온도에서 급속 열처리 공정으로 실시하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  20. 제 1 항에 있어서,
    상기 후속 열처리공정은 600 ∼ 1100 ℃ 의 온도에서 급속 스파이크 열처리 공정으로 실시하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  21. 제 1 항에 있어서,
    상기 후속 열처리공정은 300 ∼ 750 ℃ 온도의 로 ( Furnace ) 에서 실시하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
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