KR100677774B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 문턱전압 조절용 임플란트 공정으로 115In 도펀트를 이용한 SSR 웰 형성공정시 발생되는 결함들을 해결하는 동시에 115In 도펀트의 활성화율을 높혀 안정화된 웰 도핑 프로파일을 얻을 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 스크린 산화막이 형성된 기판을 제공하는 단계와, 문턱전압 조절용 임플란트 공정을 실시하여 상기 기판 내에 불순물 도펀트를 주입시키는 단계와, 급속 열처리 공정을 실시하여 상기 기판 내에 주입된 도펀트를 활성화시키는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
반도체 소자, CMOS, SSR 웰, 115In, RTA, RTP
Description
도 1a 내지 도 1c는 종래기술에 따른 반도체 소자의 제조방법을 도시한 공정 단면도.
도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 도시한 공정 단면도.
도 3은 SSR 웰 형성용 임플란트 공정 후 퍼니스(furnace) 공정을 진행한 경우와 RTP(Rapid Temperature Process) 공정을 진행한 경우 실리콘 기판의 결함 제거율을 나타낸 도면.
도 4는 SSR 웰 형성용 임플란트 공정 후 퍼니스 공정을 진행한 경우와 RTP 공정을 진행한 경우 115In의 표면 활성화도를 나타낸 도면.
도 5는 SSR 웰 형성용 임플란트 공정 후 퍼니스 공정을 진행한 경우와 RTP 공정을 진행한 경우 채널 길이에 따른 문턱전압의 변화를 나타낸 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
1, 21 : 기판
2, 22 : 소자 분리막
3, 23 : 스크린 산화막
4, 24 : 이온 주입 마스크
7, 28 : 게이트 절연막
8, 29 : 폴리 실리콘막
9, 30 : 텅스텐 실리사이드층
10, 31 : 하드 마스크
11, 32 : 게이트 전극
12, 33 : 소스/드레인 영역
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 구동회로에 사용되는 CMOS(Complementary Metal Oxide Semiconductor) 소자에 적용되고 있는 SSR(Super Steep Retrograded) 웰(well) 형성용 임플란트 공정시 안정적인 웰 도핑 프로파일(well doping profile)을 얻을 수 있는 반도체 소자의 제조방법에 관한 것이다.
최근에는 반도체 소자의 고집적화에 따라 MOS(Metal Oxide Semiconductor) 소자의 디자인 룰(design rule) 또한 감소하고 있는 추세에 있다. 이러한 디자인 룰의 감소에 대응하여 MOS 소자를 소형화시킬 때 고려하여야 할 사항은 게이트 절 연막 두께의 박막화, 회로와 소자 간의 관계, 소스/드레인 영역 및 채널영역의 안정화 등이 있다.
이중, 채널영역의 안정화 측면에서 살펴보면 다음과 같다. 소자가 미세화될 수록 채널 길이가 감소되어 단채널효과(Short Channel Effect)가 증가하는 바, 이러한 단채널효과를 감소시키기 위해서는 얕은 접합(shallow junction)을 형성해야 한다.
이 경우 소스/드레인 영역의 확장과 게이트 전극과의 중첩(overlap) 문제로 인하여 외부 저항값이 증가하게 되어 트랜지스터의 포화 전류(saturation current) 값을 악화시키게 된다. 이처럼 소스/드레인 영역의 확장과 게이트 전극과의 중첩으로 인해 발생되는 단채널효과를 보상하기 위해서는 채널영역의 도핑 프로파일을 개선시켜 주어야 한다. 이를 위해 SSR 웰 공정과 할로 임플란트(Halo implant) 공정이 제안되었다.
이하, 도 1a 내지 도 1c를 참조하여 종래기술에 따른 SSR 웰 공정을 설명하기로 한다.
먼저, 도 1a에 도시된 바와 같이, PMOS 소자 형성될 영역(PMOS)과 NMOS 소자가 형성될 영역(NMOS)으로 정의된 기판(10) 내에 STI(Shallow Trench Isolation) 공정을 실시하여 소자 분리막(2)을 형성한 후 기판(10) 상에 스크린 산화막(screen oxide, 3)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 마스크 공정을 실시하여 기판(10)의 일부 영역이 노출되는 이온 주입 마스크(4)를 형성한다. 그런 다음, 이온 주입 마스 크(4)를 이용한 임플란트(5)를 실시하여 기판(1) 내에 SSR 웰(미도시)을 형성한다. 이때, 임플란트(5)는 p형 도펀트(p-type dopant)로서 질량수가 115인 인듐(Indium; In)을 사용한다.
이어서, 도 1c에 도시된 바와 같이, 이온 주입 마스크(4)와 스크린 산화막(3)을 제거한다. 그런 다음, 기판(1) 상부에 게이트 전극(11)을 형성한다. 이때, 게이트 전극(11)은 게이트 절연막(7), 폴리 실리콘막(8), 텅스텐 실리사이드층(9) 및 하드 마스크(10)로 이루어진다. 그런 다음, 소스/드레인 이온주입공정을 실시하여 게이트 전극(11)의 양측벽으로 노출된 기판(1) 내에 소스/드레인 영역(12)을 형성한다.
상기에서 설명한 바와 같이, 종래기술에 따른 SSR 웰 형성공정에서는 도펀트로 115In을 사용한다. 115In은 기존 11B(Boron) 대비 무거운 AMU(Atomic Mass Unit) 때문에 스트래글링(straggling)이 적으며, 작은 확산력 때문에 확산이 억제되어 채널 도핑 프로파일이 플랫(flat)하지 않고 스팁(steep)해져 SSR 웰 형성에 유리하다고 알려져 있다.
그러나, SSR 웰 형성공정시 도펀트로 115In을 사용하는 경우 다음과 같은 문제점들이 발생되고 있다. 첫째, 115In은 낮은 용해성(low solubility) 때문에 실리콘과의 결합력이 낮다. 또한, 115In은 실온 상태에서 실리콘과 결합된 상태로 유지되기 때문에 동작전압이 낮은 DRAM(Dynamic Random Access Memory) 소자의 경우에서는 활성화시키는데 한계가 있다. 세째, 115In은 11B에 비해 거의 10배 이상의 질량수를 갖기 때문에 임플란트 공정시 실리콘 기판에 결함(6, 도1c참조)이 발생된 다.
이와 같이, SSR 웰 형성공정시 115In을 사용하는 경우 발생되는 문제점들을 해결하지 않고 후속 공정을 진행하는 경우 소스/드레인 영역으로 기능하는 접합영역에서 누설전류(leakage current)가 열화되는 문제가 발생된다. 이에 따라, 최근에는 SSR 웰 형성공정을 포함하는 종래기술에 따른 반도체 소자의 제조방법에서 SSR 웰 형성 후 퍼니스(furnace) 공정을 진행하고 있으나, 그 결함을 보상하는데는 한계가 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 문턱전압 조절용 임플란트 공정으로 115In 도펀트를 이용한 SSR 웰 형성공정시 발생되는 결함들을 해결하는 동시에 115In 도펀트의 활성화율을 높혀 안정화된 웰 도핑 프로파일을 얻을 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 스크린 산화막이 형성된 기판을 제공하는 단계와, 문턱전압 조절용 임플란트 공정을 실시하여 상기 기판 내에 불순물 도펀트를 주입시키는 단계와, 급속 열처리 공정을 실시하여 상기 기판 내에 주입된 도펀트를 활성화시키는 단계를 포함하는 반도체 소자의 제조방법 을 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, NMOS 영역과 PMOS 영역으로 정의된 기판을 제공하는 단계와, 상기 기판의 액티브 영역에 스크린 산화막을 형성하는 단계와, 상기 PMOS 영역 및 상기 NMOS 영역 중 적어도 어느 하나의 영역에 문턱전압 조절용 임플란트 공정을 실시하여 상기 기판 내에 불순물 도펀트를 주입시키는 단계와, 급속 열처리 공정을 실시하여 상기 기판 내에 주입된 도펀트를 활성화시키는 단계와, 상기 스크린 산화막을 제거하는 단계와, 상기 NMOS 영역과 상기 PMOS 영역에 각각 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측으로 노출된 상기 기판 내에 소스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 CMOS(Complementary Metal Oxide Semiconductor) 소자의 공정 단면도이다.
먼저, 도 2a에 도시된 바와 같이, NMOS 소자가 형성되는 NMOS 영역(NMOS)과 PMOS 소자가 형성되는 PMOS 영역(PMOS)으로 정의된 기판(21) 내에 STI 공정을 실시하여 소자 분리막(22)을 형성한다. 이러한 소자 분리막(22)을 통해 필드영역과 액티브영역이 정의된다.
이어서, 기판(21) 상부에 산화공정을 실시하여 스크린 산화막(23)을 형성한다.
이어서, 도 2b에 도시된 바와 같이, 기판(21) 상부에 감광막을 도포한 후 포토 마스크(photo mask)를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 NMOS 영역(NMOS)은 닫히고, PMOS 영역(PMOS)의 액티브영역이 개방되는 이온 주입 마스크(24)를 형성한다.
이어서, 이온 주입 마스크(24)를 이용한 SSR 웰 형성용 임플란트 공정(25)을 실시하여 기판(21) 내의 소정 영역(26)에 도펀트를 주입한다. 이때, 임플란트 공정(25)은 115In 도펀트를 이용하여 80~250KeV의 이온 주입 에너지와 0~10°의 틸트(tilt)로 실시한다. 여기서, 115In 도펀트의 도즈량(dose)은 1E12~1E14atoms/cm3로 한다.
이어서, 도 2c에 도시된 바와 같이, 스트립 공정을 실시하여 이온 주입 마스크(24)을 제거한다.
이어서, 급속 열처리 공정(Rapid Temperature Process; RTP 또는 Rapid Temperature Process; RTA) 공정(27)(이하, RTP 공정이라 함)을 실시하여 주입된 115In 도펀트를 확산시켜 SSR 웰 영역(26a)을 형성한다. 이때, RTP 공정(27)은 임플란트 공정(25, 도2b참조)시 발생되는 기판(21)의 결함을 치유하는 동시에 115In 도펀트의 활성화율을 높이기 위하여 기판(21)의 할로겐 램프를 이용하여 실시한다. 또한, RTP 공정(27)은 N2, O2 및 NH3와 같은 일군의 가스 중 선택된 가스 분위기에서 상온으로부터 초당 20~200℃의 온도로 900~1050℃까지 상승시킨 후 900~1050℃ 온도에서 10~120초 동안 실시한다.
이어서, 도 2d에 도시된 바와 같이, 세정공정을 통해 스크린 산화막(23)을 제거한다. 이때, 스크린 산화막(23)은 불산을 이용한 습식식각공정으로 제거하는 것이 바람직하다. 불산을 이용한 습식식각공정을 실시함에 따라 스크린 산화막(23)이 제거된 기판(21) 상에는 실리콘 원자가 불산 내의 수소 원자와 댕글링 본드(dangling bond)를 이루게 되어 기판(21) 표면 상에 자연 산화막과 같은 기타 불순물막이 형성되지 않게 된다.
이어서, PMOS 영역(PMOS)과 NMOS 영역(NMOS)에 PMOS 및 NMOS 소자용 게이트 전극(32)을 각각 형성한다. 이때, 게이트 전극(32)은 게이트 절연막(28), 폴리 실리콘막(29), 텅스텐 실리사이드층(30)(또는, 텅스텐층) 및 하드 마스크(31)로 이루 어진다. 이때, 폴리 실리콘막(29)은 언도프트(undoped) 또는 도프트(doped) 폴리 실리콘막으로 형성한다.
이어서, 게이트 전극(32)의 양측벽에 스페이서(spacer, 미도시)를 형성할 수도 있다.
이어서, PMOS 영역(PMOS)과 NMOS 영역(NMOS)에 각각 마스크 공정 및 소스/드레인 형성용 임플란트 공정을 실시하여 소스/드레인 영역(33)을 형성한다. 이때, 소스/드레인 영역(33)은 각 게이트 전극(32)의 양측벽으로 노출된 액티브 영역에 형성된다. 예컨대, PMOS 영역(PMOS)에는 보론(Boron, B) 도펀트를 주입시켜 형성하고, NMOS 영역(NMOS)에는 인(Phosphorus; P) 또는 아세닉(Asenic, As)도펀트를 주입시켜 형성한다.
상기에서 설명한 본 발명의 바람직한 실시예에서는 SSR 웰 형성용 임플란트 공정(25)을 PMOS 영역(PMOS)에만 실시하는 것으로 기재되어 있으나, 이는 설명의 편의를 위한 것으로, PMOS 영역(PMOS) 대신에 NMOS 영역(NMOS)에만 임플란트 공정(25)를 실시하거나, NMOS 영역(NMOS) 및 PMOS 영역(PMOS)에 모두 실시할 수도 있다.
한편, 도 3 내지 도 5는 SSR 웰 형성용 임플란트 공정 후 퍼니스 공정을 진행한 경우와, RTP 공정을 진행한 경우 특성을 비교하기 위하여 도시한 도면들로서, 도 3은 실리콘 기판의 결함 제거율을 나타낸 도면이고, 도 4는 115In의 표면 활성화도를 나타낸 도면이며, 도 5는 채널 길이에 따른 문턱전압의 변화를 나타낸 도면이다.
도 3에 도시된 바와 같이, 퍼니스 공정에 비해 RTP 공정을 진행하는 경우 실리콘 기판의 결함 제거율이 현저하게 높은 것을 알 수 있다. 또한, 도 4에 도시된 바와 같이, 퍼니스 공정에 비해 RTP 공정을 진행한 경우, 115In의 표면 활성화가 증가되는데 반해 내부 확산은 효과적으로 억제되고 있는 것을 알 수 있다. 또한, 도 5에 도시된 바와 같이, 퍼니스 공정에 비해 RTP 공정을 진행한 경우, 채널 길이와 무관하게 문턱전압이 높게 유지되어 단채널 효과 또한 크게 개선된 것을 알 수 있다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에 의하면, 115In 도펀트를 이용한 SSR 웰 형성용 임플란트 공정 후 RTP 공정을 진행함으로써 실리콘 기판에 형성된 결함들을 제거하는 동시에 115In 도펀트의 표면 활성화율을 높혀 안정화된 웰 도핑 프로파일을 얻을 수 있으며, 이를 통해 문턱전압을 개선시켜 단채널 효과를 개선시킬 수 있다.
Claims (9)
- 삭제
- NMOS 영역과 PMOS 영역으로 정의된 기판을 제공하는 단계상기 기판의 액티브 영역에 스크린 산화막을 형성하는 단계;상기 PMOS 영역 및 상기 NMOS 영역 중 적어도 어느 하나의 영역에 문턱전압 조절용 임플란트 공정을 실시하여 상기 기판 내에 불순물 도펀트를 주입시키는 단계;급속 열처리 공정을 실시하여 상기 기판 내에 주입된 도펀트를 활성화시키는 단계상기 스크린 산화막을 제거하는 단계;상기 NMOS 영역과 상기 PMOS 영역에 각각 게이트 전극을 형성하는 단계; 및상기 게이트 전극의 양측으로 노출된 상기 기판 내에 소스/드레인 영역을 형 성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 2 항에 있어서,상기 급속 열처리 공정은 할로겐 램프를 이용하여 실시하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 불순물 도펀트는 In인 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 In은 80~250KeV 이온 주입 에너지에 의해 상기 기판 내에 주입되는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 In의 도즈량은 1E12~1E14atoms/cm3인 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 In은 1~10 틸트로 상기 기판 내에 주입되는 반도체 소자의 제조방법.
- 제 4 항 내지 제 7 항 중 어느 하나의 항에 있어서,상기 급속 열처리 공정은 상온으로부터 초당 20~200℃의 온도로 900~1050℃까지 상승시킨 후 900~1050℃ 온도에서 10~120초 동안 실시하는 반도체 소자의 제조방법.
- 제 8 항에 있어서,상기 급속 열처리 공정은 N2, O2 및 NH3와 같은 일군의 가스 중 선택된 가스 분위기에서 실시하는 반도체 소자의 제조방법.
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