KR20050058748A - 반도체 제조 장치에서의 소자 분리 방법 - Google Patents

반도체 제조 장치에서의 소자 분리 방법 Download PDF

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Abstract

본 발명은 반도체 제조 장치에서의 소자 분리 기술에 관한 것으로, 실리콘 기판 상부면에 패드 산화막(pad oxide)과 질화막을 형성하는 단계와, 형성 패턴 상부에 감광막(photo resist)을 도포하고 반도체 소자분리용 마스크를 이용하여 감광막을 노광 및 현상하여 포토레지스트 패턴을 형성하는 단계와, 형성된 패턴을 마스크로 하여 질화막, 패드 산화막, 실리콘 기판을 순차 식각한 후 포토레지스트 패턴을 제거함으로써 셸로우 트렌치 소자 분리막(STI : Shallow Trench Isolation)이 형성될 부위인 트렌치를 형성하는 단계와, 트렌치를 형성한 후 산화물을 형성한 다음 VT(문턱전압) 임플란트(Implant) 공정과 채널 임플란트 공정을 진행하는 단계와, 트렌치가 매립되도록 절연막을 증착하고 질화막이 노출될 때까지 절연막을 CMP(Chemical Mechanical Polishing)로 식각하여 표면을 평탄화한 후 질화막을 제거하는 단계와, 마스크 공정을 이용하여 현재 패턴을 N-웰, P-웰 영역으로 구분하여 딥웰 임플란트(Deep Well Implant), 펀치 임플란트(Punch Implant) 공정을 실시한 후 후속 공정을 통해 반도체 소자를 형성하는 단계를 포함한다. 본 발명에 의하면, STI 계면에서 발생되는 리키지 특성을 개선할 수 있을 뿐만 아니라 웰과 웰간의 기생 바이폴라 구조에 의해 발생될 수 있는 래치-업 현상을 억제할 수 있는 바, 공정 신뢰도 향상과 함께 전체 반도체 수율을 높일 수 있는 효과가 있다.

Description

반도체 제조 장치에서의 소자 분리 방법{ISOLATION METHOD IN A SEMICONDUCTOR MANUFACTURING DEVICE}
본 발명은 반도체 소자 분리 및 소자 형성 기술에 관한 것으로, 특히, 웰(well)과 웰간에 기생 바이폴라 구조에 의해 발생되는 래치-업(latch-up) 현상을 억제하는데 적합한 반도체 제조 장치에서의 소자 분리 방법에 관한 것이다.
반도체 소자의 고집적화가 진행되면서 반도체 소자 분리 기술은 보다 복잡해지고 있는 추세이다.
도 1a 내지 도 1g는 종래의 반도체 제조 장치에서의 소자 분리 과정을 도시한 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판(100)을 열산화하여 패드 산화막(pad oxide)(102)을 100Å∼200Å 성장시키고, 그 위에 하드 마스크(hard mask)막으로서 질화막(104)을 1500Å∼2000Å 형성한다.
그런 다음, 이 질화막(104) 상부에 감광막(photo resist)(106)을 도포하고 반도체 소자분리용 마스크를 이용하여 감광막(106)을 노광 및 현상하여 반도체 소자의 활성 영역(active region)과 소자분리 영역(isolation region)을 정의하는 포토레지스트 패턴을 형성한다.
그리고, 도 1b에서는, 감광막 패턴(106)을 사용한 건식 식각(dry etch) 공정으로 적층된 질화막(104)과 패드 산화막(102) 및 실리콘 기판(100)을 소정 깊이, 예컨대, 3000Å∼5000Å로 식각한 후 포토레지스트 패턴을 제거함으로써 셸로우 트렌치 소자 분리막(STI : Shallow Trench Isolation)이 형성될 부위인 트렌치를 형성하게 된다.
계속해서 도 1c에 도시된 바와 같이, 상기 결과물에 트렌치가 매립되도록 갭필 절연막으로서 실리콘 산화막(SiO2)(108) 및 APCVD로 형성된 TEOS(TetraEthylOrthoSilicate)(110)를 증착한다.
그런 후, 도 1d에 도시한 바와 같이, 질화막(104)이 드러날 때까지 갭필 절연막(110)을 화학적 기계적 연마(Chemical Mechanical Polishing : CMP)로 식각하여 그 표면을 평탄화한다. 그리고 나서, 인산 용액 등으로 질화막(104)을 제거하여 종래 기술에 의한 셸로우 트렌치 소자 분리막을 완성한다.
이때, 도 1d의 과정에서는, 도시한 바와 같이, 트렌치 상단의 양 부분이 평탄화의 영향으로 인해 리키지(leakage)(112)가 발생될 수 있다.
한편, 비활성 영역에 STI 패턴이 형성되면, 도 1e에서와 같이, 활성 영역에 보론(Boron) 이온 주입 공정을 이용하여 반도체 소자의 문턱 전압을 조절하기 위한 이온(VTN 이온)을 주입하여 VTN 이온 주입층을 형성한다.
그리고, 도 1f에서는 활성 영역에 포스포러스(Phosphorus) 이온 주입 공정을 이용하여 반도체 소자의 문턱 전압을 조절하기 위한 이온(VTP 이온)을 주입하여 VTP 이온 주입층을 형성한다.
끝으로, 도 1g에서는 포스트 임플란트(Post Implant) 세정 후 RTA(Rapid Thermal Annealing) 공정을 수행하여 이온 주입에 의한 데미지를 완화시킨다.
그런데, 상기와 같은 종래의 STI 공정은 도 1d에 나타난 바와 같이, 산화막(110)과 질화막(104)을 세정하면서 활성화 영역과 소자 분리 영역의 경계면이 취약해져 게이트 산화막에 영향을 주어 다이오드 리키지에 영향을 줄 수 있다는 문제가 제기되었다.
특히, 집적도가 향상되면서 소오스 및 드레인 영역이 좁아지고 소자 분리막의 깊이도 얕아지게 되었는데, 이로 인해 CMOS 소자의 N-채널 및 P-채널 소자가 근접하게 위치함으로 인해 웰과 웰들 사이에는 매우 작은 간격을 갖게 되어 리키지 특성이 취약하게 되는 문제가 있었다.
본 발명은 상술한 종래 기술의 문제를 해결하기 위해 안출한 것으로, 실리콘 산화막을 식각한 후 VT/채널 임플란트 공정을 진행하고 이후 STI 절연물질을 채운 다음 딥웰/펀치(Deep Well/Punch) 임플란트 공정을 실시하여 STI 바로 아래에 도펀트 프로파일(Dopant Profile)을 고농도로 도핑함으로써 STI 계면을 통해 흐르는 리키지를 효과적으로 개선하도록 한 반도체 제조 장치에서의 소자 분리 방법을 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따르면, 반도체 소자 분리 형성 방법에 있어서, 실리콘 기판 상부면에 패드 산화막(pad oxide)과 질화막을 형성하는 단계와, 형성 패턴 상부에 감광막(photo resist)을 도포하고 반도체 소자분리용 마스크를 이용하여 감광막을 노광 및 현상하여 포토레지스트 패턴을 형성하는 단계와, 형성된 패턴을 마스크로 하여 질화막, 패드 산화막, 실리콘 기판을 순차 식각한 후 포토레지스트 패턴을 제거함으로써 셸로우 트렌치 소자 분리막(STI)이 형성될 부위인 트렌치를 형성하는 단계와, 트렌치를 형성한 후 산화물을 형성한 다음 VT 임플란트 공정과 채널 임플란트 공정을 진행하는 단계와, 트렌치가 매립되도록 절연막을 증착하고 질화막이 노출될 때까지 절연막을 CMP로 식각하여 표면을 평탄화한 후 질화막을 제거하는 단계와, 마스크 공정을 이용하여 현재 패턴을 N-웰, P-웰 영역으로 구분하여 딥웰 임플란트, 펀치 임플란트 공정을 실시한 후 후속 공정을 통해 반도체 소자를 형성하는 단계를 포함하는 반도체 제조 장치에서의 소자 분리 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 반도체 제조 장치에서의 소자 분리 과정을 도시한 공정 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판(200)을 열산화하여 패드 산화막(pad oxide)(202)을 50Å∼300Å 성장시키고, 그 위에 하드 마스크(hard mask)막으로서 질화막(204)을 형성한다.
그런 다음, 이 질화막(204) 상부에 감광막(photo resist)(206)을 도포하고 반도체 소자분리용 마스크를 이용하여 감광막(206)을 노광 및 현상하여 반도체 소자의 활성 영역(active region)과 소자분리 영역(isolation region)을 정의하는 포토레지스트 패턴을 형성한다.
그리고, 도 2b에서는, 감광막 패턴(206)을 사용한 건식 식각(dry etch) 공정으로 적층된 질화막(204)과 패드 산화막(202) 및 실리콘 기판(200)을 소정 깊이, 예컨대, 3000Å∼5000Å로 식각한 후 포토레지스트 패턴을 제거함으로써 셸로우 트렌치 소자 분리막(STI : Shallow Trench Isolation)이 형성될 부위인 트렌치를 형성하게 된다.
이후, 산화물(208)을 소정 두께, 예를 들면 50∼300Å로 형성하여 식각으로 인한 데미지를 최소화한다.
계속해서 도 2c에서는 본 실시예에 따라 웰 임플란트 공정을 실시한다. 이때의 임플란트 공정은 VT(문턱전압) 임플란트와 채널 임플란트가 적용될 수 있다.
각 임플란트의 공정 조건은 다음과 같다.
NMOS : 채널 임플란트 : As+, 100∼300KeV, 1E12∼1E13.
VT 임플란트 : P+, 50∼100KeV, 3E12∼5E13.
PMOS : 채널 임플란트 : B+, 20∼100KeV, 5E12∼5E13.
VT 임플란트 : B+, 20∼100KeV, 1E12∼1E13.
그리고, 이러한 임플란트 공정을 진행한 후 급속 열처리 장치(RTP)를 이용하여 열처리함으로써 이온 주입한 불순물을 활성화시킨다. 열처리 환경은 700∼1000℃의 온도, 5∼30초의 시간, N2 분위기에서 진행된다.
한편, 도 2d에 도시된 바와 같이, 상기 결과물에 트렌치가 매립되도록 갭필 절연막으로서 실리콘 산화막(SiO2) 및 APCVD(도시 생략됨)로 형성된 TEOS(TetraEthylOrthoSilicate)(210)를 증착한다.
그런 후, 도 2e에 도시한 바와 같이, 질화막(204)이 드러날 때까지 갭필 절연막(210)을 화학적 기계적 연마(Chemical Mechanical Polishing : CMP)로 식각하여 그 표면을 평탄화한 후, 인산 용액 등으로 질화막(204)을 제거한다.
그런 다음, 도 2f에 도시한 바와 같이, 마스크 공정을 이용하여 현재 패턴을 N-웰, P-웰 영역으로 구분하여 딥웰 임플란트(Deep Well Implant), 펀치 임플란트(Punch Implant) 공정을 실시한다.
이때의 임플란트 조건은 다음과 같다.
NMOS : 딥웰 임플란트 : P+, 500∼1500KeV, 1E13∼5E13.
펀치 임플란트 : P+, 200∼500KeV, 3E12∼5E13.
PMOS : 딥웰 임플란트 : B+, 300∼700KeV, 1E13∼5E13.
펀치 임플란트 : B+, 100∼500KeV, 5E12∼5E13.
이후, 상술한 급속 열처리 장치(RTP)로 웰 어닐 공정을 진행하여 이온 주입한 불순물을 활성화시키고, 후속되는 공정, 예컨대 게이트 공정 등을 진행하여 반도체 소자를 형성한다.
이때, 웰 어닐 공정의 진행 조건은 800∼1050℃의 온도, 5 내지 30초의 시간, N2 분위기에서 각각 진행될 수 있다.
본 발명에 의하면, STI 계면에서 발생되는 리키지 특성을 개선할 수 있을 뿐만 아니라 웰과 웰간의 기생 바이폴라 구조에 의해 발생될 수 있는 래치-업 현상을 억제할 수 있는 바, 공정 신뢰도 향상과 함께 전체 반도체 수율을 높일 수 있는 효과가 있다.
이상, 본 발명을 실시예에 근거하여 구체적으로 설명하였지만, 본 발명은 이러한 실시예에 한정되는 것이 아니라, 그 요지를 벗어나지 않는 범위내에서 여러 가지 변형이 가능한 것은 물론이다.
도 1a 내지 도 1g는 종래의 전형적인 반도체 제조 장치에서의 소자 분리 과정을 설명하는 공정 단면도,
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따라 진행되는 반도체 제조 장치에서의 소자 분리 과정의 공정 단면도.

Claims (6)

  1. 반도체 소자 분리 형성 방법에 있어서,
    실리콘 기판 상부면에 패드 산화막(pad oxide)과 질화막을 형성하는 단계와,
    상기 형성 패턴 상부에 감광막(photo resist)을 도포하고 반도체 소자분리용 마스크를 이용하여 상기 감광막을 노광 및 현상하여 포토레지스트 패턴을 형성하는 단계와,
    상기 형성된 패턴을 마스크로 하여 상기 질화막, 상기 패드 산화막, 상기 실리콘 기판을 순차 식각한 후 상기 포토레지스트 패턴을 제거함으로써 셸로우 트렌치 소자 분리막(STI : Shallow Trench Isolation)이 형성될 부위인 트렌치를 형성하는 단계와,
    상기 트렌치를 형성한 후 산화물을 형성한 다음 VT(문턱전압) 임플란트(implant) 공정과 채널 임플란트 공정을 진행하는 단계와,
    상기 트렌치가 매립되도록 절연막을 증착하고 상기 질화막이 노출될 때까지 상기 절연막을 CMP(Chemical Mechanical Polishing)로 식각하여 표면을 평탄화한 후 상기 질화막을 제거하는 단계와,
    마스크 공정을 이용하여 현재 패턴을 N-웰, P-웰 영역으로 구분하여 딥웰 임플란트(Deep Well Implant), 펀치 임플란트(Punch Implant) 공정을 실시한 후 후속 공정을 통해 반도체 소자를 형성하는 단계
    를 포함하는 반도체 제조 장치에서의 소자 분리 방법.
  2. 제 1 항에 있어서,
    상기 산화물은 식각으로 인한 데미지를 최소화하기 위해 50∼300Å의 두께로 형성되는 것을 특징으로 하는 반도체 제조 장치에서의 소자 분리 방법.
  3. 제 1 항에 있어서,
    상기 VT 임플란트의 공정 조건은 NMOS에서 P+, 50∼100KeV, 3E12∼5E13, PMOS에서 B+, 20∼100KeV, 1E12∼1E13이며, 상기 채널 임플란트의 공정 조건은 NMOS에서 As+, 100∼300KeV, 1E12∼1E13, PMOS에서 B+, 20∼100KeV, 5E12∼5E13인 것을 특징으로 하는 반도체 제조 장치에서의 소자 분리 방법.
  4. 제 1 항에 있어서,
    상기 딥웰 임플란트의 공정 조건은 NMOS에서 P+, 500∼1500KeV, 1E13∼5E13, PMOS에서 B+, 300∼700KeV, 1E13∼5E13이며, 상기 펀치 임플란트의 공정 조건은 NMOS에서 P+, 200∼500KeV, 3E12∼5E13, PMOS에서 B+, 100∼500KeV, 5E12∼5E13인 것을 특징으로 하는 반도체 제조 장치에서의 소자 분리 방법.
  5. 제 1 항에 있어서,
    상기 방법은,
    상기 VT 임플란트 및 채널 임플란트 공정을 수행한 후 급속 열처리 장치(RTP)를 이용하여 열처리함으로써 이온 주입한 불순물을 활성화시키는 단계와,
    상기 딥웰 임플란트 및 펀치 임플란트 공정을 수행한 후 상기 급속 열처리 장치를 이용하여 웰 어닐 공정을 진행함으로써 이온 주입한 불순물을 활성화시키는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 제조 장치에서의 소자 분리 방법.
  6. 제 5 항에 있어서,
    상기 열처리 환경은 700∼1000℃의 온도, 5∼30초의 시간, N2 분위기에서 진행되며, 상기 웰 어닐 공정의 진행 조건은 800∼1050℃의 온도, 5 내지 30초의 시간, N2 분위기에서 각각 진행되는 것을 특징으로 하는 반도체 제조 장치에서의 소자 분리 방법.
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