KR100519648B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR100519648B1
KR100519648B1 KR10-2003-0089654A KR20030089654A KR100519648B1 KR 100519648 B1 KR100519648 B1 KR 100519648B1 KR 20030089654 A KR20030089654 A KR 20030089654A KR 100519648 B1 KR100519648 B1 KR 100519648B1
Authority
KR
South Korea
Prior art keywords
oxide film
semiconductor substrate
ions
pad nitride
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR10-2003-0089654A
Other languages
English (en)
Other versions
KR20050056617A (ko
Inventor
김학동
Original Assignee
동부아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부아남반도체 주식회사 filed Critical 동부아남반도체 주식회사
Priority to KR10-2003-0089654A priority Critical patent/KR100519648B1/ko
Publication of KR20050056617A publication Critical patent/KR20050056617A/ko
Application granted granted Critical
Publication of KR100519648B1 publication Critical patent/KR100519648B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
    • H10W10/0145—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations of trenches having shapes other than rectangular or V-shape
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
    • H10W10/0148—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations comprising introducing impurities in side walls or bottom walls of trenches, e.g. for forming channel stoppers

Landscapes

  • Element Separation (AREA)

Abstract

본 발명은 반도체 소자의 제조 방법을 개시한다. 이에 의하면, 반도체 소자의 제조 방법은 반도체 기판 상의 액티브 영역 상에 패드 산화막, 패드 질화막을 형성하고, 상기 반도체 기판의 필드 영역에 트렌치를 형성하고, 상기 트렌치의 식각면에 산화막을 형성하고, 상기 트렌치에 산화막을 매립, 평탄화시키고, 상기 패드 질화막을 이온을 주입하여 비정질화시키고, 상기 패드 질화막과 패드 산화막을 습식 식각에 의해 제거시킴으로써 상기 반도체 기판의 액티브 영역의 표면을 노출시킨다.
따라서, 본 발명은 상기 패드 질화막을 비정질화시킴으로써 상기 패드 질화막의 식각율을 증가시키므로 상기 패드 질화막의 식각 시간을 단축할 수 있고 나아가 상기 트렌치의 상측 모서리에 디벗(divot)이 발생하는 것을 방지할 수 있다.
따라서, 본 발명은 접합 누설 전류의 저감 등과 같은 반도체 소자의 전기적인 특성 향상을 이룰 수가 있다.

Description

반도체 소자의 제조 방법{Method For Manufacturing Semiconductor Devices}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 트렌치의 상측 모서리에 디벗(divot)이 발생하는 억제시킴으로써 반도체 소자의 전기적 특성을 향상시키도록 한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 아이솔레이션(Isolation) 기술로는 질화막을 이용한 LOCOS(Local Oxidation of Silicon) 기술이 사용되어 왔다. LOCOS 기술의 단점을 보완하기 위한 새로운 아이솔레이션 기술들이 활발하게 개발되어 왔고 그 중에서 PBL(Poly Buffer LOCOS), R-LOCOS(Recessed LOCOS) 등의 기술이 널리 사용되어 왔다. 이들 기술들은 공정이 복잡하고 실리콘 산화막에 의한 채널 영역의 잠식시키는 새 부리(Bird's Beak) 현상이 발생하는 것을 근본적으로 방지할 수 없으므로 반도체 소자의 고집적화에 한계가 있다. 더욱이, 액티브 영역의 실리콘 기판의 표면과 필드 영역의 산화막의 표면과의 단차가 심하게 발생하므로 이들 영역의 표면 단차를 줄여주기 위해 후속으로 평탄화 공정이 진행되어야 필요가 있다.
최근에 들어, 이를 개선한 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정이 도입되기 시작하였다. 상기 샐로우 트렌치 아이솔레이션 공정은 종래의 아이솔레이션 기술에 비하여 소자 분리 특성이 우수하고 점유 면적도 작기 때문에 반도체 소자의 고집적화에 매우 유리하다.
상기 STI공정은 반도체 기판의 필드 영역에 트렌치를 형성하고 갭 필링(Gap Filling) 공정에 의해 상기 트렌치 내에 산화막을 갭 필링(gap filling)시킨 후 상기 산화막을 화학기계연마(Chemical Mechanical Polishing: CMP)공정으로 연마하여 트렌치 내의 산화막과 반도체 기판을 평탄화시킨다. 따라서, 반도체 기판의 필드 영역에 필드산화막이 형성된다.
상기 트렌치를 갭 필링하는 산화막으로는 갭 필링 특성과 평탄화 특성이 양호한 O3-TEOS(Tetra-Ethyl-Ortho-Silicate) 상압 화학기상증착(Atmospheric Pressure Chemical Vapor Deposition: APCVD) 산화막, 고밀도 플라즈마 화학기상증착(High Density Plasma Chemical Vapor Deposition: HDP CVD) 산화막이 주로 사용되고 있다.
종래의 샐로우 트렌치 아이솔레이션 공정은 도 1a에 도시된 바와 같이, 먼저, 단결정 실리콘 기판과 같은 반도체 기판(10)의 표면 전체에 예를 들어 패드 산화막(11)과 패드 질화막(13) 및 패드 TEOS막(미도시)을 순차적으로 적층한다. 이어서, 사진 식각 공정을 이용하여 반도체 기판(10)의 필드영역에 상기 패드 TEOS막과 패드 질화막(13) 및 패드 산화막(11)의 개구부(14)를 형성시킨다. 그 다음에, 상기 패드 TEOS막과 패드 질화막(13) 및 패드 산화막(11)을 식각 마스크층으로 이용하여 상기 개구부(14)의 반도체 기판(10)을 식각시킴으로써 트렌치(15)를 형성시킨다.
도 1b에 도시된 바와 같이, 이후, 상기 트렌치(15)의 식각면의 식각 손상을 제거시키기 위해 상기 트렌치(15)의 식각면에 산화막(17)을 성장시키고, 상기 트렌치(15)에 갭 필링 특성이 양호한 절연막, 예를 들어 산화막(19)을 매립시키고 상기 산화막(19)을 상기 패드 질화막(13)에 평탄화시킨다.
도 1c에 도시된 바와 같이, 이후, 상기 패드 질화막(13)을 인산 용액에 의해 식각시킴으로써 상기 패드 산화막(11)을 노출시키고, 상기 패드 산화막(11)을 불산 용액에 의해 식각시킴으로써 상기 반도체 기판(10)의 액티브 영역의 표면을 노출시킨다. 따라서, 샐로우 트렌치 아이솔레이션 공정이 완료된다.
그런데, 종래에는 상기 패드 질화막(13)의 식각 시간이 비교적 길기 때문에 상기 패드 질화막(13)의 식각 동안에 상기 산화막(19)과 패드 질화막(13)의 계면 부분이 상당히 식각된다. 그러므로, 상기 반도체 기판(10)의 액티브 영역의 표면을 노출시키기 위해 상기 패드 질화막(13)과 패드 산화막(11)을 습식 식각시키면, 상기 트렌치(15)의 상측 모서리의 산화막(17)은 상기 계면을 통하여 유입되는 식각액에 의해 과도하게 식각됨으로써 도 1c에 도시된 바와 같이, 상기 트렌치(15)의 상측 모서리에 디벗(divot)(21)이 발생한다.
이러한 상태에서 상기 반도체 기판(10)의 액티브 영역에 열산화공정에 의해 예를 들어 모스 트랜지스터를 위한 게이트 산화막(도시 안됨)을 성장시키면, 상기 디벗(21) 상에 성장되는 게이트 산화막이 상기 반도체 기판(10)의 나머지 액티브 영역 상에 성장되는 게이트 산화막보다 얇게 성장한다. 따라서, 상기 반도체 기판(10)의 액티브 영역에 상기 모스 트랜지스터의 소스/드레인 접합을 형성하고 나면, 상기 모스 트랜지스터의 문턱 전압(VT) 이하에서 상기 모스 트랜지스터가 작동하는 오동작 현상이 다발하기 쉽다. 이는 상기 소스/드레인 접합의 누설 전류 증가와 같은 반도체 소자의 전기적 특성을 악화시키므로 반도체 소자의 수율이 저하될 수밖에 없다.
따라서, 본 발명의 목적은 트렌치를 형성하기 위한 패드 질화막의 식각 시간을 단축시킴으로써 트렌치의 상측 모서리에서의 디벗 발생을 방지하는데 있다.
본 발명의 다른 목적은 반도체 소자의 접합 누설 전류의 증가를 억제시킴으로써 반도체 소자의 전기적인 특성 열화를 방지하는데 있다.
본 발명의 다른 목적은 반도체 소자의 수율을 향상시키는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은
상기 반도체 기판의 액티브 영역 상에 상기 반도체 기판의 필드 영역을 노출하는 패드 산화막과 패드 질화막의 적층 구조를 형성하는 단계; 상기 패드 질화막과 패드 산화막을 식각 마스크층으로 이용하여 상기 필드 영역의 반도체 기판을 식각함으로써 트렌치를 형성하는 단계; 상기 트렌치의 식각면에 산화막을 형성하는 단계; 상기 트렌치를 매립하도록 상기 반도체 기판 상에 산화막을 적층한 후 상기 산화막을 평탄화시키는 단계; 상기 패드 질화막의 비정질화를 위한 이온을 상기 패드 질화막에 이온주입함으로써 상기 패드 질화막을 비정질화시키는 단계; 및 상기 패드 질화막과 상기 패드 산화막을 제거시킴으로써 상기 반도체 기판의 액티브 영역의 표면을 노출시키는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 이온으로서 Ge 이온과 In 이온 중 어느 하나를 이온주입할 수 있다.
바람직하게는, 상기 Ge 이온을 50~150KeV의 에너지와 5E13~5E14 ions/cm2의 농도로 이온주입하거나, 상기 In 이온을 100~150KeV의 에너지와 1E13~5E13 ions/cm2의 농도로 이온주입할 수 있다.
또한, 이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은
상기 반도체 기판의 액티브 영역 상에 상기 반도체 기판의 필드 영역을 노출하는 패드 산화막과 패드 질화막의 적층 구조를 형성하는 단계; 상기 패드 질화막과 패드 산화막을 식각 마스크층으로 이용하여 상기 필드 영역의 반도체 기판을 식각함으로써 트렌치를 형성하는 단계; 상기 트렌치의 식각면에 산화막을 형성하는 단계; 상기 트렌치를 매립하도록 상기 반도체 기판 상에 산화막을 적층한 후 상기 산화막을 평탄화시키는 단계; 상기 반도체 기판의 제 1 도전형 웰 형성 영역과 상기 반도체 기판의 제 2 도전형 웰 형성 영역에 각각 제 1 도전형 딥웰 형성 이온주입을 위한 이온과 제 2 도전형 딥웰 형성 이온주입을 위한 이온을 선택적으로 이온주입시킴으로서 상기 패드 질화막을 비정질화시키는 단계; 및 상기 패드 질화막과 상기 패드 산화막을 제거시킴으로써 상기 반도체 기판의 액티브 영역의 표면을 노출시키는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 반도체 기판의 제 1 도전형 웰 형성 영역에 상기 제 1 도전형 딥웰 형성 이온주입을 위한 이온을 선택적으로 이온주입시킨 후 상기 반도체 기판의 제 2 도전형 웰 형성 영역에 상기 제 2 도전형 딥웰 형성 이온주입을 위한 이온을 선택적으로 이온주입시킬 수가 있다.
바람직하게는, 상기 제 1 도전형 딥웰 형성 이온주입을 위한 이온으로서 보론 이온을 500~1000KeV의 에너지와 1E13~5E14 ions/cm2의 농도로 이온주입할 수가 있다.
바람직하게는, 상기 제 2 도전형 딥웰 형성 이온주입을 위한 이온으로서 인(P) 이온을 300~1000KeV의 에너지와 1E13~5E14 ions/cm2의 농도로 이온주입할 수가 있다.
이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a를 참조하면, 먼저, 단결정 실리콘 기판과 같은 반도체 기판(30)의 일면, 예를 들어 반도체 소자를 형성하기 위한 상기 반도체 기판(30)의 표면 상에 예를 들어 고온 열산화공정에 의해 패드 산화막(31)을 40∼150Å의 두께로 성장시킨다. 이어서, 상기 패드 산화막(31) 상에 저압 화학기상증착공정에 의해 하드 마스크층으로서 패드 질화막(33)을 600∼1500Å의 두께로 적층시키고, 상기 패드 질화막(33) 상에 패드 TEOS막(미도시)을 적층시킨다. 상기 패드 산화막(31)은 상기 반도체 기판(30)과 상기 패드 질화막(33)의 스트레스를 완화시켜주기 위한 것이다. 상기 패드 질화막(33)은 트렌치(35)의 형성 때 식각 마스크층으로서 사용되며 후속의 화학적 기계적 연마(Chemical Mechanical Polishing) 공정에서 식각 정지막으로서 사용된다.
그런 다음, 사진식각공정을 이용하여 상기 반도체 기판(30)의 필드 영역의 패드 TEOS막, 패드 질화막(33) 및 패드 산화막(31)을 건식 식각공정, 예를 들어 이방성 식각 특성을 갖는 반응성 이온 에칭(Reactive Ion Etching: RIE) 공정에 의해 제거시킴으로써 개구부(34)를 형성함과 아울러 상기 반도체 기판(10)의 액티브 영역에 상기 패드 TEOS막, 패드 질화막(33) 및 패드 산화막(31)을 잔존시킨다.
이어서, 상기 패드 TEOS막, 패드 질화막(33) 및 패드 산화막(31)을 식각 마스크층으로 이용하여 상기 개구부(34) 내의 반도체 기판(30)을 예를 들어 반응성 이온 에칭 공정에 의해 예를 들어 3000Å 정도의 얕은 깊이로 식각시킴으로써 트렌치(35)를 형성한다.
도 2b를 참조하면, 그런 다음, 상기 트렌치(35) 내의 반도체 기판(30)의 식각면에 절연막, 예를 들어 산화막(37)을 열산화공정에 의해 50∼300Å의 두께로 성장시킨다. 이는 상기 트렌치(35)의 식각면에 존재하는 손상된 실리콘 격자를 치유하고 또한, 상기 트렌치(35) 내에 산화막(39)이 매립되었을 때 상기 트렌치(35)에서의 누설 전류의 발생을 억제시켜주기 위함이다.
이어서, 상기 트렌치(35) 내에 아이솔레이션용 절연막, 예를 들어 갭 필링 특성이 우수한 산화막(39)을 충분히 매립하도록 상기 반도체 기판(30) 상에 상기 산화막(39)을 적층시킨다. 이때, 상기 트렌치(35) 내의 산화막(39)에는 빈 공간, 즉 보이드(void)가 발생하지 않도록 하는 것이 좋다.
여기서, 상기 산화막(39)은 반도체 소자의 설계 룰(Design Rule)에 따라 다소 차이가 있지만, 오존-TEOS(Tetra Ortho Silicate Glass) 상압 화학기상증착 공정이나 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정 또는 고밀도 플라즈마 화학기상증착(High Density Plasma Chemical Vapor Deposition: HDP CVD) 공정에 의해 적층할 수가 있다.
그런 다음, 상기 산화막(39)을 평탄화 공정, 예를 들어 화학적 기계적 연마공정에 의해 상기 패드 질화막(33)에 평탄화시킴으로써 상기 트렌치(35) 내에 상기 산화막(39)을 잔존시키고 상기 트렌치(35) 외측의 질화막(33) 상의 산화막(39)을 제거시킨다.
도 2c를 참조하면, 이후, 상기 산화막(39)을 고온 열처리공정에 의해 치밀화시킨다. 이는 상기 산화막(39)의 절연 특성을 강화시켜서 누설 전류의 증가를 억제시키기 위함이다. 그런 다음, 도면에 도시하지 않았지만, 상기 산화막(39)의 높이를 조절하기 위해 상기 산화막(39)을 일정 두께만큼 습식 식각공정에 의해 식각시켜도 좋다.
이어서, 이온주입공정을 이용하여 상기 패드 질화막(33)의 비정질화를 위한 이온(41), 예를 들어 Ge 또는 In 이온을 상기 반도체 기판(30)의 패드 질화막(33)과 산화막(39)에 이온주입시킴으로써 상기 패드 질화막(33)의 입계(grain boundary) 사이즈를 감소시켜 상기 패드 질화막(33)을 비정질화시킨다.
따라서, 본 발명은 상기 패드 질화막(33)을 비정질화시킴으로써 상기 패드 질화막(33)의 식각율을 증가시키므로 상기 반도체 기판(30)의 액티브 영역을 노출시키기 위한, 상기 패드 질화막(33)의 식각 공정을 진행할 때 상기 패드 질화막(33)의 식각 시간을 단축시키고 나아가 상기 트렌치(35)의 상측 모서리의 산화막(37)의 식각을 억제할 수 있다. 따라서, 본 발명은 상기 트렌치(35)의 상측 모서리에 디벗이 발생하는 것을 방지할 수가 있다.
여기서, 상기 Ge 이온을 50~150KeV의 에너지와 5E13~5E14 ions/cm2의 농도로 이온주입하거나, 상기 In 이온을 100~150KeV의 에너지와 1E13~5E13 ions/cm2의 농도로 이온주입시킬 수가 있다.
도 2d를 참조하면, 그런 다음, 상기 패드 질화막(33)을 인산 용액에 의해 식각시킴으로써 상기 패드 산화막(31)을 노출시키고, 상기 패드 산화막(31)을 불산 용액에 의해 식각시킴으로써 상기 반도체 기판(30)의 액티브 영역의 표면을 노출시킨다. 따라서, 본 발명의 샐로우 트렌치 아이솔레이션 공정이 완료된다.
이후, 도면에 도시하지 않았지만, 상기 반도체 기판의 액티브 영역에 모스 트랜지스터의 형성을 위한 이온주입공정, 예를 들어 딥웰(deep well) 형성을 위한 이온주입공정, 채널스톱(channel stop) 형성을 위한 이온주입공정, 문턱 전압 조절을 위한 이온주입공정, 펀치스루(punch through) 방지를 위한 이온주입공정을 형성한다. 그 다음에, 상기 반도체 기판의 액티브 영역 상에 게이트 산화막을 성장시키고, 상기 게이트 산화막 상에 게이트 전극을 형성하고, 상기 반도체 기판의 액티브 영역에 소스/드레인 접합을 형성하기 위한 공정 등을 진행함으로써 모스 트랜지스터를 완성한다. 설명의 편의상 이에 대한 설명은 생략하기로 한다.
따라서, 본 발명은 상기 패드 질화막(33)을 비정질화시킴으로써 상기 패드 질화막(33)의 식각율을 증가시킬 수가 있으므로 종래와 동일한 식각액을 사용하였을 경우, 종래에 비하여 상기 패드 질화막(33)의 식각 시간을 훨씬 단축할 수가 있고, 상기 산화막(39)과 패드 질화막(33)의 계면 부분의 식각량을 감소시킬 수가 있다.
따라서, 본 발명은 상기 반도체 기판(30)의 액티브 영역의 표면을 노출시키기 위해 상기 패드 질화막(33)과 패드 산화막(31)을 습식 식각시킬 때, 상기 계면을 통하여 유입되는 식각액이 상기 트렌치(35)의 상측 모서리의 산화막(37)을 식각하는 것을 최소화시킴으로써 상기 트렌치(35)의 상측 모서리에 디벗이 발생하는 것을 방지할 수 있다.
그 결과, 상기 반도체 기판(30)의 액티브 영역에 후속의 열산화공정에 의해 예를 들어 모스 트랜지스터를 위한 게이트 산화막(도시 안됨)을 성장시킬 때, 종래와 달리 상기 반도체 기판(10)의 액티브 영역 상에 상기 게이트 산화막을 균일한 두께로 성장시킬 수가 있으므로 상기 반도체 기판(10)의 액티브 영역에 형성할 모스 트랜지스터의 소스/드레인 접합의 누설 전류을 저감시킬 수가 있고 나아가 반도체 소자의 전기적 특성을 향상시킬 수가 있다. 이는 반도체 소자의 수율을 향상시키는 결과를 가져온다.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다.
도 3a를 참조하면, 먼저, 도 2a 및 도 2b의 공정을 동일하게 진행함으로써 반도체 기판(10)의 액티브 영역 상에 패드 산화막(31), 패드 질화막(33) 및 패드 TEOS막(미도시)을 형성하고, 상기 반도체 기판(10)의 필드 영역에 트렌치(35)를 형성하고, 상기 트렌치(35)의 식각면에 산화막(37)을 형성하고, 상기 트렌치(35)에 산화막(39)을 매립, 평탄화시킨다.
도 3b를 참조하면, 이후, 상기 반도체 기판(30)의 제 1 도전형 웰 형성 영역, 예를 들어 NMOS 트랜지스터를 위한 P형 웰 형성 영역을 노출시키고 상기 반도체 기판(30)의 나머지 영역을 마스킹하는 이온주입 마스킹층, 예를 들어 감광막의 패턴(51)을 상기 반도체 기판(30) 상에 형성한다.
이어서, 상기 패드 질화막(33)의 비정질화를 위한 이온, 예를 들어 상기 P형 웰 형성 영역에 P형 딥웰 형성 이온주입을 위한 이온(53), 예를 들어 보론(B) 이온과 같은 P형 불순물을 500~1000KeV의 에너지와 1E13~5E14 ions/cm2의 농도로 이온주입시킨다.
따라서, 본 발명은 상기 패드 질화막(33)을 이온주입 손상을 가하여 비정질화시킴으로써 상기 패드 질화막(33)의 식각율을 증가시키므로 상기 반도체 기판(30)의 액티브 영역을 노출시키기 위한, 상기 패드 질화막(33)의 식각 공정을 진행할 때 상기 패드 질화막(33)의 식각 시간을 단축시키고 나아가 상기 트렌치(35)의 상측 모서리의 산화막(37)의 식각을 억제할 수 있다. 따라서, 본 발명은 상기 트렌치(35)의 상측 모서리에 디벗이 발생하는 것을 방지할 수가 있다.
도 3c를 참조하면, 그런 다음, 도 3b의 감광막(51)의 패턴을 제거하고 나서 상기 반도체 기판(30)의 제 2 도전형 웰 형성 영역, 예를 들어 PMOS 트랜지스터를 위한 M형 웰 형성 영역을 노출시키고 상기 반도체 기판(30)의 나머지 영역을 마스킹하는 이온주입 마스킹층, 예를 들어 감광막의 패턴(55)을 상기 반도체 기판(30) 상에 형성한다.
이어서, 상기 패드 질화막(33)의 비정질화를 위한 이온, 예를 들어 상기 N형 웰 형성 영역에 N형 딥웰 형성 이온주입을 위한 이온(57), 예를 들어 인(P) 이온과 같은 N형 불순물을 300~1000KeV의 에너지와 1E13~5E14 ions/cm2의 농도로 이온주입시킨다.
따라서, 본 발명은 상기 패드 질화막(33)을 이온주입 손상을 가하여 비정질화시킴으로써 상기 패드 질화막(33)의 식각율을 증가시키므로 상기 반도체 기판(30)의 액티브 영역을 노출시키기 위한, 상기 패드 질화막(33)의 식각 공정을 진행할 때 상기 패드 질화막(33)의 식각 시간을 단축시키고 나아가 상기 트렌치(35)의 상측 모서리의 산화막(37)의 식각을 억제할 수 있다. 따라서, 본 발명은 상기 트렌치(35)의 상측 모서리에 디벗이 발생하는 것을 방지할 수가 있다.
한편, 본 발명은 상기 이온(53)의 이온주입공정을 진행한 후 상기 이온(57)의 이온주입공정을 진행하거나, 이와 반대로 상기 이온(57)의 이온주입공정을 진행한 후 상기 이온(53)의 이온주입공정을 진행하여도 좋다.
도 3d를 참조하면, 이후, 도 3c의 감광막(55)의 패턴을 제거하고 나서 상기 패드 질화막(33)을 인산 용액에 의해 식각시킴으로써 상기 패드 산화막(31)을 노출시키고, 상기 패드 산화막(31)을 불산 용액에 의해 식각시킴으로써 상기 반도체 기판(30)의 액티브 영역의 표면을 노출시킨다. 따라서, 본 발명의 샐로우 트렌치 아이솔레이션 공정이 완료된다.
이후, 도면에 도시하지 않았지만, 상기 반도체 기판의 액티브 영역에 모스 트랜지스터의 형성을 위한 이온주입공정, 예를 들어 채널스톱(channel stop) 형성을 위한 이온주입공정, 문턱 전압 조절을 위한 이온주입공정, 펀치스루(punch through) 방지를 위한 이온주입공정을 형성한다. 그 다음에, 상기 반도체 기판의 액티브 영역 상에 게이트 산화막을 성장시키고, 상기 게이트 산화막 상에 게이트 전극을 형성하고, 상기 반도체 기판의 액티브 영역에 소스/드레인 접합을 형성하기 위한 공정 등을 진행함으로써 모스 트랜지스터를 완성한다. 설명의 편의상 이에 대한 설명은 생략하기로 한다.
따라서, 본 발명은 상기 패드 질화막(33)을 비정질화시킴으로써 상기 패드 질화막(33)의 식각율을 증가시킬 수가 있으므로 종래와 동일한 식각액을 사용하였을 경우, 종래에 비하여 상기 패드 질화막(33)의 식각 시간을 훨씬 단축할 수가 있고, 상기 산화막(39)과 패드 질화막(33)의 계면 부분의 식각량을 감소시킬 수가 있다.
따라서, 본 발명은 상기 반도체 기판(30)의 액티브 영역의 표면을 노출시키기 위해 상기 패드 질화막(33)과 패드 산화막(31)을 습식 식각시킬 때, 상기 계면을 통하여 유입되는 식각액이 상기 트렌치(35)의 상측 모서리의 산화막(37)을 식각하는 것을 최소화시킴으로써 상기 트렌치(35)의 상측 모서리에 디벗이 발생하는 것을 방지할 수 있다.
그 결과, 상기 반도체 기판(30)의 액티브 영역에 후속의 열산화공정에 의해 예를 들어 모스 트랜지스터를 위한 게이트 산화막(도시 안됨)을 성장시킬 때, 종래와 달리 상기 반도체 기판(10)의 액티브 영역 상에 상기 게이트 산화막을 균일한 두께로 성장시킬 수가 있으므로 상기 반도체 기판(10)의 액티브 영역에 형성할 모스 트랜지스터의 소스/드레인 접합의 누설 전류을 저감시킬 수가 있고 나아가 반도체 소자의 전기적 특성을 향상시킬 수가 있다. 이는 반도체 소자의 수율을 향상시키는 결과를 가져온다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판 상의 액티브 영역 상에 패드 산화막, 패드 질화막을 형성하고, 상기 반도체 기판의 필드 영역에 트렌치를 형성하고, 상기 트렌치의 식각면에 산화막을 형성하고, 상기 트렌치에 산화막을 매립, 평탄화시키고, 상기 패드 질화막을 이온을 주입하여 비정질화시키고, 상기 패드 질화막과 패드 산화막을 습식 식각에 의해 제거시킴으로써 상기 반도체 기판의 액티브 영역의 표면을 노출시킨다.
따라서, 본 발명은 상기 패드 질화막을 비정질화시킴으로써 상기 패드 질화막의 식각율을 증가시키므로 상기 패드 질화막의 식각 시간을 단축할 수 있고 나아가 상기 트렌치의 상측 모서리에 디벗이 발생하는 것을 방지할 수 있다.
따라서, 본 발명은 접합 누설 전류의 저감 등과 같은 반도체 소자의 전기적인 특성 향상을 이룰 수가 있다. 또한, 반도체 소자의 수율을 향상시킬 수가 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
도 1a 내지 도 1c는 종래 기술에 의한 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation) 공정의 순서를 나타낸 단면 공정도.
도 2a 내지 도 2d는 본 발명의 실시예에 의한 반도체 소자의 제조 방법에 적용된 샐로우 트렌치 아이솔레이션공정의 순서를 나타낸 단면 공정도.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 의한 반도체 소자의 제조 방법에 적용된 샐로우 트렌치 아이솔레이션공정의 순서를 나타낸 단면 공정도.

Claims (8)

  1. 상기 반도체 기판의 액티브 영역 상에 상기 반도체 기판의 필드 영역을 노출하는 패드 산화막과 패드 질화막의 적층 구조를 형성하는 단계;
    상기 패드 질화막과 패드 산화막을 식각 마스크층으로 이용하여 상기 필드 영역의 반도체 기판을 식각함으로써 트렌치를 형성하는 단계;
    상기 트렌치의 식각면에 산화막을 형성하는 단계;
    상기 트렌치를 매립하도록 상기 반도체 기판 상에 산화막을 적층한 후 상기 산화막을 평탄화시키는 단계;
    상기 패드 질화막의 입계 사이즈를 감소시키는 이온을 주입함으로써 상기 패드 질화막을 비정질화시키는 단계; 및
    상기 패드 질화막과 상기 패드 산화막을 제거시킴으로써 상기 반도체 기판의 액티브 영역의 표면을 노출시키는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 이온으로서 Ge 이온과 In 이온 중 어느 하나를 이온주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서, 상기 Ge 이온을 50~150KeV의 에너지와 5E13~5E14 ions/cm2의 농도로 이온주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 2 항에 있어서, 상기 In 이온을 100~150KeV의 에너지와 1E13~5E13 ions/cm2의 농도로 이온주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 상기 반도체 기판의 액티브 영역 상에 상기 반도체 기판의 필드 영역을 노출하는 패드 산화막과 패드 질화막의 적층 구조를 형성하는 단계;
    상기 패드 질화막과 패드 산화막을 식각 마스크층으로 이용하여 상기 필드 영역의 반도체 기판을 식각함으로써 트렌치를 형성하는 단계;
    상기 트렌치의 식각면에 산화막을 형성하는 단계;
    상기 트렌치를 매립하도록 상기 반도체 기판 상에 산화막을 적층한 후 상기 산화막을 평탄화시키는 단계;
    상기 반도체 기판의 제 1 도전형 웰 형성 영역과 상기 반도체 기판의 제 2 도전형 웰 형성 영역에 각각 제 1 도전형 딥웰 형성 이온주입을 위한 이온과 제 2 도전형 딥웰 형성 이온주입을 위한 이온을 선택적으로 이온주입시킴으로서 상기 패드 질화막을 비정질화시키는 단계; 및
    상기 패드 질화막과 상기 패드 산화막을 제거시킴으로써 상기 반도체 기판의 액티브 영역의 표면을 노출시키는 단계를 포함하는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서, 상기 반도체 기판의 제 1 도전형 웰 형성 영역에 상기 제 1 도전형 딥웰 형성 이온주입을 위한 이온을 선택적으로 이온주입시킨 후 상기 반도체 기판의 제 2 도전형 웰 형성 영역에 상기 제 2 도전형 딥웰 형성 이온주입을 위한 이온을 선택적으로 이온주입시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 5 항 또는 제 6 항에 있어서, 상기 제 1 도전형 딥웰 형성 이온주입을 위한 이온으로서 보론 이온을 500~1000KeV의 에너지와 1E13~5E14 ions/cm2의 농도로 이온주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 5 항 또는 제 6 항에 있어서, 상기 제 2 도전형 딥웰 형성 이온주입을 위한 이온으로서 인(P) 이온을 300~1000KeV의 에너지와 1E13~5E14 ions/cm2의 농도로 이온주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR10-2003-0089654A 2003-12-10 2003-12-10 반도체 소자의 제조 방법 Expired - Fee Related KR100519648B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2003-0089654A KR100519648B1 (ko) 2003-12-10 2003-12-10 반도체 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0089654A KR100519648B1 (ko) 2003-12-10 2003-12-10 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20050056617A KR20050056617A (ko) 2005-06-16
KR100519648B1 true KR100519648B1 (ko) 2005-10-07

Family

ID=37251209

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0089654A Expired - Fee Related KR100519648B1 (ko) 2003-12-10 2003-12-10 반도체 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR100519648B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7838390B2 (en) * 2007-10-12 2010-11-23 Samsung Electronics Co., Ltd. Methods of forming integrated circuit devices having ion-cured electrically insulating layers therein

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030022473A1 (en) * 2001-06-18 2003-01-30 Matsushita Electric Industrial Co., Ltd. Method for manufacturing semiconductor device
KR20030056214A (ko) * 2001-12-27 2003-07-04 동부전자 주식회사 실리콘 섭스트레이트의 소자 분리 방법
KR20030057886A (ko) * 2001-12-29 2003-07-07 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030022473A1 (en) * 2001-06-18 2003-01-30 Matsushita Electric Industrial Co., Ltd. Method for manufacturing semiconductor device
KR20030056214A (ko) * 2001-12-27 2003-07-04 동부전자 주식회사 실리콘 섭스트레이트의 소자 분리 방법
KR20030057886A (ko) * 2001-12-29 2003-07-07 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법

Also Published As

Publication number Publication date
KR20050056617A (ko) 2005-06-16

Similar Documents

Publication Publication Date Title
EP1213757B1 (en) Integrated circuits having adjacent p-type doped regions having shallow trench isolation structures without liner layers therebetween and methods of forming same
JP2004134718A (ja) 半導体素子及びその製造方法
US20060240636A1 (en) Trench isolation methods of semiconductor device
KR100546855B1 (ko) 반도체 소자의 제조 방법
KR100458732B1 (ko) 반도체 소자의 제조 방법
KR100361764B1 (ko) 반도체소자의 소자분리막 형성방법
KR100519648B1 (ko) 반도체 소자의 제조 방법
KR100540340B1 (ko) 반도체 소자의 제조 방법
KR100466207B1 (ko) 반도체 소자의 제조 방법
KR100501641B1 (ko) 반도체 소자의 웰 형성방법
KR100561515B1 (ko) 반도체 소자의 소자분리막 형성 방법
KR20010068644A (ko) 반도체장치의 소자격리방법
KR100700279B1 (ko) 플랫 노아 마스크롬의 제조 방법
KR100520512B1 (ko) 질소 이온 주입 공정을 포함한 반도체 제조 방법
KR20090063657A (ko) 소자 분리막 형성 방법
KR20080114065A (ko) 반도체 소자의 소자분리막 형성 방법
KR100539005B1 (ko) 반도체 소자의 제조 방법
KR100829372B1 (ko) 반도체 소자의 제조 방법
KR100849361B1 (ko) 반도체 소자의 제조 방법
KR100567032B1 (ko) 이온 주입법을 이용한 소자 분리 방법
KR20020015874A (ko) 반도체장치의 소자격리방법
KR100458731B1 (ko) 반도체 소자의 제조 방법
KR20010068403A (ko) 반도체장치의 소자격리방법
KR20020016725A (ko) 반도체장치의 소자격리방법
KR20040054077A (ko) 반도체 소자의 소자 분리막 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000

N231 Notification of change of applicant
PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

D13-X000 Search requested

St.27 status event code: A-1-2-D10-D13-srh-X000

D14-X000 Search report completed

St.27 status event code: A-1-2-D10-D14-srh-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

FPAY Annual fee payment

Payment date: 20110809

Year of fee payment: 7

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

FPAY Annual fee payment

Payment date: 20120827

Year of fee payment: 8

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20130930

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20130930

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000