KR20020016725A - 반도체장치의 소자격리방법 - Google Patents

반도체장치의 소자격리방법 Download PDF

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Abstract

본 발명은 반도체장치의 소자격리방법에 관한 것으로서, 특히, 반도체기판의 소자격리영역을 제거하여 트렌치를 형성한 후 저온의 습식산화로 트렌치의 저면 모서리부를 둥글게 형성하고 그 부위에 보호막을 형성한 후 다시 고온의 건식산화로 트렌치의 상부 모서리를 역시 둥글게 형성한 다음 트렌치를 절연물질로 매립하므로서 역좁은폭효과(inverse narrow width effect)와 정션주설전류를 감소시켜 소자특성을 개선시키는 반도체장치의 소자격리막 형성용 트렌치 제조방법에 관한 것이다. 본 발명에 따른 반도체장치의 소자격리방법은 반도체 기판상에 소자격리영역과 소자활성영역을 정의하기 위하여 상기 소자격리영역을 노출시키는 개구부를 갖는 마스크층을 형성하는 단계와, 상기 마스크층으로 보호되지 않는 상기 기판을 소정 깊이로 제거하여 트렌치를 형성하는 단계와, 노출된 상기 기판의 일부와 상기 트렌치 내부 표면을 저온습식산화시켜 제 1 산화막을 형성하는 단계와, 상기 제 1 산화막을 습식식각으로 제거하는 단계와, 상기 트렌치 저면을 보호막으로 덮는 단계와, 노출된 상기 트렌치 내부 표면의 상기 기판을 고온건식산화시켜 제 2 산화막을 형성하는 단계와, 상기 트렌치 내부를 절연물질로 매립하고 상기 식각마스크를 제거하는 단계를 포함하여 이루어진다.

Description

반도체장치의 소자격리방법{Method for isolating semiconductor devices}
본 발명은 반도체장치의 소자격리방법에 관한 것으로서, 특히, 반도체기판의 소자격리영역을 제거하여 트렌치를 형성한 후 저온의 습식산화로 트렌치의 저면 모서리부를 둥글게 형성하고 그 부위에 보호막을 형성한 후 다시 고온의 건식산화로 트렌치의 상부 모서리를 역시 둥글게 형성한 다음 트렌치를 절연물질로 매립하므로서 역좁은폭효과(inverse narrow width effect)와 정션누설전류를 감소시켜 소자특성을 개선시키는 반도체장치의 소자격리막 형성용 트렌치 제조방법에 관한 것이다.
반도체장치의 집적화가 거듭되면서 반도체장치의 상당한 면적을 점유하는 소자격리영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다.
일반적인 LOCOS(Local Oxidation of Silicon) 방법으로 소자를 격리하는 경우 발생하는 버즈 비크의 길이를 감소시키면서 소자격리를 하는 방법이 개발되었다. 버즈 비크의 길이를 감소시키면서 소자격리를 하는 방법으로는 스트레스 완충용 버퍼산화막의 두께를 낮추고 반도체기판과 질화막 사이에 다결정실리콘층을 개입시킨 PBLOCOS(Poly Si Buffered LOCOS), 버퍼산화막의 측벽을 질화막으로 보호하는 SILO(Sealed Interface LOCOS), 그리고, 반도체기판 내에 필드산화막을 형성시키는 리세스(Recessed) LOCOS 기술들이 있다.
그러나, 상기 기술들은 격리 영역 표면의 평탄도와 정밀한 디자인 룰(Design Rule) 등의 이유로 256M DRAM급 이상의 집적도를 갖는 차세대 소자의 소자격리기술로 적합하지 않게 되었다.
따라서, 기존의 여러 소자격리기술들의 문제점을 극복할 수 있는 BOX(buried oxide)형 얕은트렌치소자격리(shallow trench isolation) 기술이 개발되었다. BOX형 소자격리기술 반도체기판에 트렌치를 형성하고 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 산화실리콘 또는 불순물이 도핑되지 않은 다결정실리콘을 매립한 구조를 갖는다. 그러므로, 버즈 비크가 발생되지 않아 활성영역의 손실이 전혀 없으며, 또한, 산화막을 매립하고 에치 백(etch back)하여 평탄한 표면을 얻을 수 있다.
그러나, 반도체장치의 소자격리방법에 적용되는 STI 방법은 소자격리영역을 정의하는 트렌치에 매립되는 절연물질과 활성영역의 볼록한 상부 및 오목한 하부 경계가 급격한 경사를 가지게 되어 첨점 부위를 형성하게 되므로, 이러한 첨점 부위에 전계가 집중되어 소자특성을 열화시킨다.
도 1a 내지 도 1d는 종래 기술에 따른 얕은 트렌치를 이용한 소자격리방법을 도시하는 공정단면도이고, 도 1e는 종래 기술의 문제점을 강조하기 위한 모식도이다.
도 1a를 참조하면, 실리콘으로 이루어진 반도체기판(10) 상에 열산화 방법으로 버퍼산화막(11)을 형성하고, 이 버퍼산화막(11) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 질화실리콘을 증착하여 패드질화막(12)을 형성한다. 이때, 버퍼산화막(11)은 질화실리콘과 기판의 실리콘 사이에 발생하는 스트레스를 완화시키기 위하여 형성하고, 패드질화막(12)은 트렌치 형성용 식각마스크 역할과 CMP(chemical mechanical polishing) 공정시 활성영역의 기판을 보호하는 역할을 한다.
도 1b를 참조하면, 패드질화막(12)상에 포토레지스트를 도포한 다음, 소자격리영역이 되는 트렌치 형성부위를 정의하는 노광마스크를 사용하는 노광 및 현상을 실시하여 소자격리영역의 패드질화막(12) 표면을 노출시키는 포토레지스트패턴(도시안함)을 형성한다.
그리고, 포토레지스트패턴으로 보호되지 않는 부위의 패드질화막 및 버퍼산화막을 건식식각 등의 비등방성 식각으로 반도체기판(10)이 노출되도록 순차적으로 제거하여 소자격리영역과 활성영역을 한정한다. 이때, 잔류한 버퍼산화막(110)을 개재한 잔류한 패드질화막(120)은 트렌치 형성용 식각마스크 뿐만 아니라 CMP 평탄화공정시 활성영역의 기판을 보호하는 보호막이 된다.
그 다음, 포토레지스트패턴을 제거한다.
도 1c를 참조하면, 잔류한 패드질화막(120)으로 보호되지 않는 부위의 노출된 반도체기판(10)의 소자격리영역을 소정 깊이로 식각하여 트렌치(T1)를 형성한다. 상기에서 트렌치(T1)를 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함)이나 플라즈마 식각 등으로 이방성 식각하여 형성한다. 이때, 트렌치(T1)의 상부 모서리(C1)의 기판(10) 부위는 급격한 경사를 갖고 또한 볼록한 첨점 형태를 갖게 되며, 트렌치(T1)의 하부 모서리(C2)의 기판(10) 부위는 급격한 경사를 갖고 역시 오목한 첨점 형태를 갖게 된다.
도 1d를 참조하면, 이물질을 제거하기 위하여 반도체기판(10)에 전세공정을 실시한다. 따라서, 트렌치의 상부 및 하부 모서리가 더욱 첨예해진다.
그리고, 트렌치 매립용 절연물질을 증착하기 전에 트렌치(T1) 형성시 손상받은 기판(10)의 노출부위를 치유하고 절연물질과 기판과의 스트레스를 완화하기 위하여 노출된 트렌치(T1) 표면에 산화막(13)을 형성한다.
이후, 도시되지는 않았지만, 트렌치를 산화막 등의 절연물질로 매립한 후 CMP공정으로 산화막을 트렌치 내부에만 잔류시키고 패드질화막과 버퍼산화막을 제거하여 소자격리막을 완성한다.
도 1e를 참조하면, 패드질화막, 버퍼산화막 및 트렌치 표면에 형성된 산화막을 제거하여 트렌치 내부 표면을 포함하는 기판(10)의 전 표면을 노출시키면, 트렌치 상부 및 하부 모서리(top and bottom corner, C1, C2) 부위가 더욱 첨점형태가 됨을 알 수 있다.
상술한 종래의 반도체장치의 소자격리방법은 트렌치의 상부 모서리가 첨예해지면 소자동작시 트렌치 모서리 부위에 전계가 집중되어 트렌치 측면에 활성영역의 중앙부위보다 더 낮은 전압에서 채널이 형성되어 역좁은채널효과(inverse narrow channel effect)가 발생하여 트랜지스터 특성이 열화된다.
또한, 트렌치 저면 모서리가 첨예한 형태를 가지면 트렌치 저면부 모서리에 발생하는 스트레스가 증가하여 졍션누설전류량이 증가하는 문제점이 있다..
따라서, 본 발명의 목적은 반도체기판의 소자격리영역을 제거하여 트렌치를 형성한 후 저온의 습식산화로 트렌치의 저면 모서리부를 둥글게 형성하고 그 부위에 보호막을 형성한 후 다시 고온의 건식산화로 트렌치의 상부 모서리를 역시 둥글게 형성한 다음 트렌치를 절연물질로 매립하므로서 역좁은폭효과(inverse narrow width effect)와 정션주설전류를 감소시켜 소자특성을 개선시키는 반도체장치의 소자격리막 형성용 트렌치 제조방법을 제공함에 있다.
상기 목적을 달성하기 위해 본 발명에 따른 반도체장치의 소자격리방법은 반도체 기판상에 소자격리영역과 소자활성영역을 정의하기 위하여 상기 소자격리영역을 노출시키는 개구부를 갖는 마스크층을 형성하는 단계와, 상기 마스크층으로 보호되지 않는 상기 기판을 소정 깊이로 제거하여 트렌치를 형성하는 단계와, 노출된 상기 기판의 일부와 상기 트렌치 내부 표면을 저온습식산화시켜 제 1 산화막을 형성하는 단계와, 상기 제 1 산화막을 습식식각으로 제거하는 단계와, 상기 트렌치 저면을 보호막으로 덮는 단계와, 노출된 상기 트렌치 내부 표면의 상기 기판을 고온건식산화시켜 제 2 산화막을 형성하는 단계와, 상기 트렌치 내부를 절연물질로 매립하고 상기 식각마스크를 제거하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 소자격리방법을 도시한 공정단면도
일반적으로 트렌치를 이용하는 셀간의 격리방법으로 STI(shallow trench isolation)을 형성하는 경우, 트렌치 매립물질로 산화실리콘(silicon oxide)을 사용하며, 트렌치의 물리적인 임계치수(critical dimension)에 의하여 소자격리(isolation) 특성이 좌우된다.
따라서, 본 발명에서는 트렌치 하부 모서리 부위를 습식산화로 둥글게 만들고, 소자활성영역과 소자격리영역이 만나는 트렌치 상부 모서리 부위를 트렌치 큐어링(curing)시 함께 산화시켜 이 부위를 둥글게 형성하므로서 게이트 형성시 모서리에 집중되는 전계를 감소시켜 누설전류 및 서브문턱 험프 현상을 개선할 수 있다.
즉, 전계집중을 분산시키기 위한 최선의 방법은 두 경계면이 평면을 이루는 것이나 이것은 기하학적으로 불가능하므로 차선책인 둥근 형태의 활성영역과 소자격리영역의 계면을 형성하는 것이다.
트렌치 모서리부를 둥글게 형성하기 위하여 본 발명은 다음과 같은 실리콘의 산화특성을 이용한다.
즉, 실리콘은 그 형태에 따라 산화되는 양이 차별되므로, 실리콘에 저온의 습식산화를 실시하면 오목한 형태가 둥글어지고 고온의 건식산화는 볼록한 부위를 둥글게 만든다.
따라서, 트렌치 식각 후, 저온의 습식식각으로 트렌치 저면 모서리를 둥글게 만들고, 후속 건식산화시 저면 모서리에의 영향을 배제하기 위하여 질화막 등의 보호막을 PVD(physical vapor deposition) 또는 PECVD(plasma enhanced chemical vapor deposition)로 트렌치 저면부에 형성한다.
그 다음, 트렌치의 상부 모서리부를 고온의 건식산화로 산화시켜 둥글게 만든다.
그 후, 통상의 공정으로 트렌치를 절연물질로 매립한 후 평탄화시키면 상부 모서리와 하부 모서리의 경사가 완만한 형태의 소자격리막을 형성하게 된다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 소자격리방법을 도시한 공정단면도이다.
도 2a를 참조하면, 실리콘으로 이루어진 반도체기판(20) 상에 열산화 방법으로 버퍼산화막(21)을 형성하고, 이 버퍼산화막(21) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 질화실리콘을 증착하여 패드질화막(22)을 형성한다. 이때, 버퍼산화막(21)은 질화실리콘과 기판의 실리콘 사이에 발생하는 스트레스를 완화시키기 위하여 형성하고, 패드질화막(22)은 트렌치 형성용 식각마스크 역할과 CMP(chemical mechanical polishing) 공정시 식각정지층으로 활성영역의 기판을 보호하는 역할을 한다.
그리고, 패드질화막(22)상에 포토레지스트를 도포한 다음, 소자격리영역이 되는 트렌치 형성부위를 정의하는 노광마스크를 사용하는 노광 및 현상을 실시하여 소자격리영역의 패드질화막(22) 표면을 노출시키는 포토레지스트패턴(도시안함)을 형성한다.
그리고, 포토레지스트패턴으로 보호되지 않는 부위의 패드질화막 및 버퍼산화막을반응성이온식각, 플라즈마건식식각 등의 비등방성 식각으로 반도체기판(20)이 노출되도록 순차적으로 제거하여 소자격리영역과 활성영역을 한정한다. 이때, 잔류한 버퍼산화막(21)을 개재한 잔류한 패드질화막(22)은 트렌치 형성용 식각마스크 뿐만 아니라 CMP 평탄화공정시 활성영역의 기판을 보호하는 보호막이 된다.
그리고, 포토레지스트패턴으로 보호되지 않는 부위의 노출된 반도체기판(20)의 소자격리영역을 소정 깊이로 식각하여 트렌치(T2)를 형성한다. 상기에서 트렌치(T2)를 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함)이나 플라즈마 식각 등으로 이방성 식각하여 형성한다. 이때, 트렌치(T2)의 상부 모서리 기판(20) 부위는 급격한 경사를 갖고 또한 볼록한 첨점 형태를 갖게 되며, 트렌치(T2)의 하부 모서리의 기판(20) 부위는 급격한 경사를 갖고 역시 오목한 형태를 갖게 된다.
본 발명의 실시예에서는 트렌치(T2)의 형성 깊이를 1000 - 5000Å 사이로 한다.
그 다음, 포토레지스트패턴을 제거한다.
도 2b를 참조하면, 이물질을 제거하기 위하여 반도체기판(20)에 전세공정을 실시한다. 따라서, 트렌치의 상부 및 하부 모서리가 더욱 첨예해진다.
그리고, 트렌치 형성으로 노출된 실리콘 기판 표면을 저온에서 습식산화를 실시하여 트렌치 내부표면에 산화막(도시안함)을 형성한다. 이때, 습식산화의 온도는 700 - 950℃로 하며, 실리콘의 산화특성상 산화막이 형성되는 오목한 형태의 트렌치 저면 모서리부의 기판은 경사가 완만해져 둥근형태(R1)가 된다. 본 발명의 실시예에서는 산화막의 형성 두께를 50 - 200Å으로 형성한다.
그 다음, 산화막을 불산 등으로 제거하면 저면 모서리가 둥글어진 형태의 트렌치표면이 노출된다.
도 2c를 참조하면, 둥근형태로 노출된 트렌치의 저면에 산화공정시 트렌치 저부를 보호하기 위한 보호막(23)을 형성한다. 이때, 보호막으로는 질화막을 PVD 또는 PECVD등의 증착물질에 강한 직진성을 주는 증착방법으로 형성하고 그 형성 두께는 50 - 200Å으로 형성한다. 이때, 보호막(23) 일부는 잔류한 패드질화막(23) 상부 표면에도 일부 증착된다.
도 2d를 참조하면, 트렌치 저부가 질화막으로 이루어진 보호막(23)으로 덮혀있는 트렌치의 노출된 기판 표면에 고온의 건식산화(dry oxidation)를 실시하여 산화막(24)을 형성한다. 이때, 건식산화는 950 - 1100℃ 사이의 상대적 고온에서 실시하며, 실리콘 산화특성상 볼록한 부위인 트렌치 상부 모서리(R2)를 둥글게 만든다. 본 발명의 실시예에서는 산화막(24) 두께를 50 - 200Å으로 형성한다.
도 2e를 참조하면, 패드질화막(22)상에 형성된 보호막(23) 상부 표면에 소자격리막 형성용 절연층을 트렌치를 충분히 매립하는 두께로 형성한다. 이때, 절연층은 고밀도 플라즈마 산화막으로 형성한다.
그리고, 절연층 표면을 평탄화시켜 패드질화막(22) 표면을 노출시킨다. 이때, 평탄화공정은 패드질화막(22)을 식각정지층으로 이용하는 CMP공정으로 실시할 수 있다.
그 다음, 노출된 패드질화막과 버퍼산화막을 습식식각 등으로 제거하여 잔류한 절연층으로 이루어진 소자격리막(25)을 형성한 후, 게이트절연막 형성용 세정공정을 노출된 기판 표면에 실시한다.
그리고, 트랜지스터 등의 소자를 형성하기 위하여 노출된 기판의 활성영역 표면에열산화방법으로 게이트산화막(26)을 형성한다.
이후, 후속 공정을 진행하여 반도체장치를 제조한다.
따라서, 본 발명의 실시예에서는 소자격리막(25)과 기판(20) 경계부의 상부 모서리(R2) 및 하부 모서리(R1)의 경사가 완만한 등근형태를 갖는다.
따라서, 본 발명에서는 소자격리막이 형성되는 트렌치 상부 모서리를 둥글게 형성하여 역좁은폭효과를 억제하고, 또한, 트렌치 저면 모서리를 역시 둥글게 만들어 스트레슬르 감소시키므로 누설전류를 감소시키므로 전체적인 소자특성을 향상시키는 장점이 있다.

Claims (5)

  1. 반도체 기판상에 소자격리영역과 소자활성영역을 정의하기 위하여 상기 소자격리영역을 노출시키는 개구부를 갖는 마스크층을 형성하는 단계와,
    상기 마스크층으로 보호되지 않는 상기 기판을 소정 깊이로 제거하여 트렌치를 형성하는 단계와,
    노출된 상기 기판의 일부와 상기 트렌치 내부 표면을 저온습식산화시켜 제 1 산화막을 형성하는 단계와,
    상기 제 1 산화막을 습식식각으로 제거하는 단계와,
    상기 트렌치 저면을 보호막으로 덮는 단계와,
    노출된 상기 트렌치 내부 표면의 상기 기판을 고온건식산화시켜 제 2 산화막을 형성하는 단계와,
    상기 트렌치 내부를 절연물질로 매립하고 상기 식각마스크를 제거하는 단계로 이루어진 반도체장치의 소자격리방법.
  2. 청구항 1에 있어서,
    상기 마스크층은 버퍼산화막을 개재시킨 질화막으로 형성하는 것이 특징인 반도체장치의 소자격리방법.
  3. 청구항 1에 있어서,
    상기 저온습식산화는 700 - 950℃에서 실시하고 상기 고온건식산화는 950 - 1100℃에서 실시하는 것이 특징인 반도체장치의 소자격리방법.
  4. 청구항 1에 있어서,
    상기 보호막은 질화막을 직진성이 강한 증착방법으로 형성하는 것이 특징인 반도체장치의 소자격리방법.
  5. 청구항 1에 있어서,
    상기 보호막은 PVD(physical vapor deposition), PECVD(plasma enhanced chemical vapor deposition) 중 어느 한 방법으로 형성하는 것이 특징인 반도체장치의 소자격리방법.
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* Cited by examiner, † Cited by third party
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KR100695422B1 (ko) * 2005-06-30 2007-03-15 주식회사 하이닉스반도체 리세스게이트식각 공정을 이용한 반도체소자의 제조 방법
KR100902489B1 (ko) * 2002-06-22 2009-06-10 매그나칩 반도체 유한회사 반도체 소자의 아이솔레이션막 형성방법

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