KR20010068644A - 반도체장치의 소자격리방법 - Google Patents

Abstract

본 발명은 반도체장치의 소자격리방법에 관한 것으로서, 특히, 패드절연막과 식각마스크를 이용하여 반도체기판의 소정 부위를 제거하여 소자격리영역이 될 트렌치를 형성한 다음 식각마스크를 제거하고 패드절연막을 에치백하여 트렌치 상부 모서리부위의 기판 표면을 일부 노출시킨 후 소자격리막 형성공정을 진행하여 트렌치 상부 코너의 기울기를 완만하게 형성하고 그 부위의 소자격리막 형성용 절연물질의 증착 밀도를 증가시켜 그루브 형성을 최소화하여 험프특성 및 소자의 신뢰성을 개선하도록 한 반도체장치의 트렌치형 소자격리막 형성방법에 관한 것이다. 본 발명에 따른 반도체장치의 소자격리방법은 반도체기판상에 스트레스 완화용 버퍼막과 희생층을 형성하는 단계와, 상기 희생층과 상기 버퍼막을 제거하여 상기 반도체기판의 소자격리영역을 노출시키는 개구부를 형성하는 단계와, 노출된 상기 반도체기판을 소정 깊이로 제거하여 트렌치를 형성하는 단계와, 상기 개구부를 확장시켜 상기 트렌치에 인접한 상기 기판 부위를 일부 노출시키는 단계와, 노출된 상기 개구부와 상기 트렌치 부위에 전세정을 실시하는 단계와, 상기 트렌치를 포함하는 노출된 기판 부위에 열산화막을 형성하는 단계와, 절연물질층을 상기 트렌치 및 상기 개구부에만 잔류시키는 단계와, 상기 희생층과 상기 버퍼막을 제거하는 동시에 상기 절연물질층과 상기 기판의 표면을 평탄화시키는 단계를 포함하여 이루어진다.

Description

반도체장치의 소자격리방법{Method for isolating semiconductor devices}

본 발명은 반도체장치의 소자격리방법에 관한 것으로서, 특히, 패드절연막과 식각마스크를 이용하여 반도체기판의 소정 부위를 제거하여 소자격리영역이 될 트렌치를 형성한 다음 식각마스크를 제거하고 패드절연막을 에치백하여 트렌치 상부 모서리부위의 기판 표면을 일부 노출시킨 후 소자격리막 형성공정을 진행하여 트렌치 상부 코너의 기울기를 완만하게 형성하고 그 부위의 소자격리막 형성용 절연물질의 증착 밀도를 증가시켜 그루브 형성을 최소화하여 험프특성 및 소자의 신뢰성을 개선하도록 한 반도체장치의 트렌치형 소자격리막 형성방법에 관한 것이다.

반도체장치의 집적화가 거듭되면서 반도체장치의 상당한 면적을 점유하는 소자격리영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다.

반도체장치의 집적화가 거듭되면서 반도체장치의 상당한 면적을 점유하는 소자격리영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다.

일반적인 LOCOS(Local Oxidation of Silicon) 방법으로 소자를 격리하는 경우 발생하는 버즈 비크의 길이를 감소시키면서 소자격리를 하는 방법이 개발되었다. 버즈 비크의 길이를 감소시키면서 소자격리를 하는 방법으로는 스트레스 완충용 버퍼산화막의 두께를 낮추고 반도체기판과 질화막 사이에 다결정실리콘층을 개입시킨 PBLOCOS(Poly Si Buffered LOCOS), 버퍼산화막의 측벽을 질화막으로 보호하는 SILO(Sealed Interface LOCOS), 그리고, 반도체기판 내에 필드산화막을 형성시키는 리세스(Recessed) LOCOS 기술들이 있다.

그러나, 상기 기술들은 격리 영역 표면의 평탄도와 정밀한 디자인 룰(Design Rule) 등의 이유로 256M DRAM급 이상의 집적도를 갖는 차세대 소자의 소자격리기술로 적합하지 않게 되었다.

따라서, 기존의 여러 소자격리기술들의 문제점을 극복할 수 있는 BOX(buried oxide)형 얕은트렌치소자격리(shallow trench isolation) 기술이 개발되었다. BOX형 소자격리기술 반도체기판에 트렌치를 형성하고 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 산화실리콘 또는 불순물이 도핑되지 않은 다결정실리콘을 매립한 구조를 갖는다. 그러므로, 버즈 비크가 발생되지 않아 활성영역의 손실이 전혀 없으며, 또한, 산화막을 메립하고 에치 백(etch back)하여 평탄한 표면을 얻을 수 있다.

반도체장치의 소자격리방법에 적용되는 STI 방법은 소자격리영역을 정의하는 트렌치에 매립되는 절연물질과 활성영역의 단차를 일정하게 유지하여야 한다. 이를 위하여 CMP를 사용하고, 이러한 CMP시 활성영역의 기판을 보호하기 위하여 질화막을 보호막으로 사용한다.

보호막으로 사용되는 질화막을 CMP 후 제거하는 공정과 소자 형성용 수차례의 이온주입 및 산화공정을 실시하는 경우, 소자격리막 형성용 절연막으로 HDP 산화막(high density plasma oxide)을 사용하는데 이는 증착 특성상 급격한 기울기를 갖는 트렌치 상부 코너에서의 증착밀도가 타 부위보다 낮기 때문에 필연적으로 활성영역과 소자격리영역의 경계면에는 홈(groove)이 생긴다.

또한, 트렌치 형성시 식각되는 기판의 상부 모서리 부위의 기울기가 급격히 증가하여 전계가 집중되므로 누설전류특성을 열화시킨다.

도 1a 내지 도 1j는 종래 기술에 따른 얕은 트렌치를 이용한 소자격리방법을 도시하는 공정도이다.

도 1a를 참조하면, 실리콘으로 이루어진 반도체기판(10) 상에 열산화 방법으로 버퍼산화막(11)을 형성하고, 이 버퍼산화막(11) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 질화실리콘을 증착하여 패드질화막(12)을 형성한다. 이때, 버퍼산화막(11)은 질화실리콘과 기판의 실리콘 사이에 발생하는 스트레스를 완화시키기 위하여 형성한다.

그리고, 패드질화막(12)상에 포토레지스트를 도포한 다음, 소자격리영역이 되는 트렌치 형성부위를 정의하는 노광마스크를 사용하는 노광 및 현상을 실시하여 소자격리영역의 패드질화막(12) 표면을 노출시키는 포토레지스트패턴(13)을 형성한다.

도 1b를 참조하면, 포토레지스트패턴(13)으로 보호되지 않는 부위의 패드질화막 및 버퍼산화막을 건식식각 등의 비등방성 식각으로 반도체기판(10)이 노출되도록 순차적으로 제거하여 소자격리영역과 활성영역을 한정한다. 이때, 잔류한 버퍼산화막(110)을 개재한 잔류한 패드질화막(120)은 CMP 평탄화공정시 활성영역의 기판을 보호하는 보호막이 된다.

도 1c를 참조하면, 포토레지스트패턴(13)에 의하여 보호되지 않는 노출된 반도체기판(10)의 소자격리영역을 소정 깊이로 식각하여 트렌치(T1)를 형성한다. 상기에서 트렌치(T1)를 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함)이나 플라즈마 식각 등으로 이방성 식각하여 형성한다.

도 1d를 참조하면, 포토레지스트패턴을 산소 애슁(O₂ashing) 등의 방법으로 제거한 다음, 이물질을 제거하기 위하여 반도체기판(10)에 전세공정을 실시한다.

그리고, 트렌치 매립용 절연물질을 증착하기 전에 트렌치(T1) 형성시 손상받은 기판(10)의 노출부위를 치유하고 절연물질과 기판과의 스트레스를 완화하기 위하여 노출된 트렌치(T1) 표면에 산화막(14)을 성장시켜 형성한다.

도 1e를 참조하면, 트렌치를 포함하는 노출된 패드질화막(120) 상에 소자격리막이 되는 절연물질층(15)을 트렌치를 충분히 매립하는 두께로 형성한다. 이때, 절연물질층(15)은 HDP 산화막(high density plasma oxide)을 증착하여 형성하고, 증착 특성상 HDP 산화막이 증착되는 트렌치의 상부 모서리부위에 증착되는 HDP 산화막의 밀도는 타 부위보다 낮다.

그리고, 절연물질층(15)의 밀도(density)를 높히기 위하여 기판(10)에 어닐링을 실시한다.

도 1f를 참조하면, 절연물질층에 평탄화공정을 실시하여 절연물질층을 트렌치에만 잔류시키고 동시에 패드질화막의 표면을 노출시킨다. 이때, 평탄화공정은 화학기계적연마(chemical mechanical polishing, CMP)로 진행하며, 이러한 CMP는 패드질화막(121)의 일부 두께도 제거되면서 전체적인 기판의 평탄화를 확보한다.

그리고, 잔류한 패드질화막을 제거하여 버퍼산화막(110)의 표면을 노출시킨다. 이때, 패드질화막의 제거는 뜨거운(hot) H₃PO₄를 사용하여 제거하고, 이러한 식각시 트렌치에 잔류한 절연물질층의 일부도 소정 두께로 제거되어 노출된 버퍼산화막의 표면과 잔류한 절연물질층의 표면이 비슷한 레벨을 갖게 된다.

그 다음, 버퍼산화막을 불산(HF) 용액을 사용한 습식식각으로 제거하여 소자활성영역의 표면을 노출시킨다. 이때, 산화막으로 이루어진 평탄화된 절연물질층의 상부 모서리 부위의 밀도가 타 부위보다 낮으므로 평탄화된 절연물질층에 의하여 정의되는 소자격리영역과 소자활성영역의 경계 부위의 절연물질층 일부가 제거되어 제 1 홈(groove)을 형성한다. 이러한 제 1 홈은 이후 형성되는 게이트 형성물질이 이 홈 부위에 잔류하여 게이트-게이트 사이 또는 게이트-캐패시터 사이의 단락을 유발하는 원인을 제공할 수 있다.

그리고, 활성영역의 문턱전압을 조절하기 위한 이온주입 버퍼막으로 사용하기 위하여 노출된 기판(10)의 활성영역에 산화막(도시안함)을 열산화공정으로 성장시켜 형성한 후, 기판의 전면에 적절한 도전형의 불순물 이온으로 문턱전압 조절용 이온주입을 실시하여 활성영역의 문턱전압을 조절한다.

그 다음, 게이트 등을 포함하는 반도체소자를 형성하기 위하여 이온주입 버퍼막으로 사용된 산화막을 습식식각으로 제거한다. 이때에도 산화막이 습식식각 및 고농도의 세정으로 완전히 제거되면서 절연물질층의 제 1 홈이 형성된 상부 모서리 부위도 더욱 손실되어 더 깊어진 제 2 홈(G)을 형성하여 전술한 소자특성불량 원인을 제공한다.

따라서, 평탄화되어 잔류한 절연물질층으로 이루어진 소자격리막(14)이 완성되어 소자격리영역과 활성영역이 격리된다.

이후, 도시되지는 않았지만 도핑된 폴리실리콘 등의 도전층을 기판상에 형성한 후 패터닝하여 게이트 등의 소자를 제조한다.

상술한 종래의 반도체장치의 소자격리방법은 HDP 산화막이 트렌치를 매립시 실리콘과 산화막/질화막이 만나는 부위에서 증착 밀도가 타 부위에 비하여 낮으므로 질화막 제거 후 이온주입을 위한 버퍼산화막 성장용 불산세정, 포토레지스트 세정, 게이트산화막 형성용 불산 세정 등에서 밀도가 낮은 부위의 식각량이 크므로 결국 소자격리막의 상부 모서리 부위에 홈이 형성되어 소자특성이 열화되고, 그에 따른 게이트 내압 험프 특성이 발생하여 소자특성불량을 야기하는 문제점이 있다.

또한, 활성영역과 소자격리영역의 경게부인 트렌치 상부 코너가 첨점 형태를 가지므로 소자동작시 이 부위에 전계가 집중되어 누설전류증가의 원인이 되는 문제점이 있다.

따라서, 본 발명의 목적은 패드절연막과 식각마스크를 이용하여 반도체기판의 소정부위를 제거하여 소자격리영역이 될 트렌치를 형성한 다음 식각마스크를 제거하고 패드절연막을 에치백하여 트렌치 상부 모서리부위의 기판 표면을 일부 노출시킨 후 소자격리막 형성공정을 진행하여 트렌치 상부 코너의 기울기를 완만하게 형성하고 그 부위의 소자격리막 형성용 절연물질의 증착 밀도를 증가시켜 그루브 형성을 최소화하여 험프특성 및 소자의 신뢰성을 개선하도록 한 반도체장치의 트렌치형 소자격리막 형성방법을 제공함에 있다.

상기 목적을 달성하기 위해 본 발명에 따른 반도체장치의 소자격리방법은 반도체기판상에 스트레스 완화용 버퍼막과 희생층을 형성하는 단계와, 상기 희생층과 상기 버퍼막을 제거하여 상기 반도체기판의 소자격리영역을 노출시키는 개구부를 형성하는 단계와, 노출된 상기 반도체기판을 소정 깊이로 제거하여 트렌치를 형성하는 단계와, 상기 개구부를 확장시켜 상기 트렌치에 인접한 상기 기판 부위를 일부 노출시키는 단계와, 노출된 상기 개구부와 상기 트렌치 부위에 전세정을 실시하는 단계와, 상기 트렌치를 포함하는 노출된 기판 부위에 열산화막을 형성하는 단계와, 절연물질층을 상기 트렌치 및 상기 개구부에만 잔류시키는 단계와, 상기 희생층과 상기 버퍼막을 제거하는 동시에 상기 절연물질층과 상기 기판의 표면을 평탄화시키는 단계를 포함하여 이루어진다.

도 1a 내지 도 1f는 종래 기술에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도

도 2a 내지 도 2h는 본 발명에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도

일반적으로 트렌치를 이용하는 셀간의 격리방법으로 STI(shallow trench isolation)을 형성하는 경우, 트렌치 매립물질로 HDP 등의 산화실리콘(silicon oxide)을 사용한다. 따라서, 트렌치의 물리적인 임계치수(critical dimension)에의하여 소자격리(isolation) 특성이 좌우된다.

본 발명은 포토리쏘그래피로 실리콘기판의 소정 부위를 제거하여 소자격리영역을 정의하는 트렌치를 형성한 다음, 활성영역 보호막인 패드질화막을 에치백하여 트렌치에 인접한 기판의 활성영역 일부를 노출시키고 일반적인 필드산화막인 소자격리막 형성공정을 실시하여 활성영역과 소자격리영역의 경계부인 트렌치 상부 모서리부의 코너 라운딩 반경(corner rounding radius)을 증가시키고, 동시에, 트렌치 매립용 절연물질인 HDP 산화막의 코너부에서의 밀도를 증가시켜 그루브 형성을 최소화하여 험프(hump) 특성을 개선하여 소자의 신뢰성을 증가시킨다.

즉, 본 발명은 STI 구조를 형성하기 위한 사진식각공정 진행 후, 트렌치의 상부 코너와 접하는 활성영역의 기판 일부를 노출시키기 위하여 패드질화막을 에치백(etchback) 시킨다. 이때, 에치백은 건식식각으로 실시한다. 만약 습식식각을 진행하면 기판의 실리콘도 제거되어 식각프로파일이 불량해진다.

패드질화막에 대한 에치백 공정 후, 후속 전세정 공정에서 노출된 트렌치 코너부의 기판 일부가 국부적으로 식각되며, 이후 트렌치 형성시 손상을 큐어링하기 위한 산화막 형성시 노출된 부위의 산화에 의하여 라운딩 효과가 우수해진다.

또한, 코너부가 개방된 후, 트렌치 매립 절연물질인 HDP 산화막 증착시, 코너부에 증착되는 산화막의 밀도가 타 영역에 증착된 산화막과 유사하게 된다.

이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.

도 2a 내지 도 2h는 본 발명에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도이다.

도 2a를 참조하면, 실리콘으로 이루어진 반도체기판(20) 상에 열산화 방법으로 버퍼산화막(21)을 형성하고, 이 버퍼산화막(21) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 질화실리콘을 증착하여 패드질화막(22)을 형성한다. 이때, 버퍼산화막(21)은 질화실리콘과 기판의 실리콘 사이에 발생하는 스트레스를 완화시키기 위하여 형성하며, 디누드 존(denuded zone)을 형성하기 위하여 약 1200℃에서 LO2를 사용하여 진행하고 형성두께 타겟은 약 100Å 정도로 한다.

그리고, 패드질화막(22)상에 포토레지스트를 도포한 다음, 소자격리영역이 되는 트렌치 형성부위를 정의하는 노광마스크를 사용하는 노광 및 현상을 실시하여 소자격리영역의 패드질화막(22) 표면을 노출시키는 포토레지스트패턴(23)을 형성한다.

도 2b를 참조하면, 포토레지스트패턴(23)으로 보호되지 않는 부위의 패드질화막 및 버퍼산화막을 건식식각 등의 비등방성 식각으로 반도체기판(20)이 노출되도록 순차적으로 제거하여 소자격리영역과 활성영역을 한정한다. 이때, 잔류한 버퍼산화막(210)을 개재한 잔류한 패드질화막(220)은 CMP 평탄화공정시 활성영역의 기판을 보호하는 보호막이 된다.

도 2c를 참조하면, 포토레지스트패턴(23)에 의하여 보호되지 않는 노출된 반도체기판(20)의 소자격리영역을 소정 깊이로 식각하여 트렌치(T2)를 형성한다. 상기에서 트렌치(T2)를 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함)이나 플라즈마 식각 등으로 이방성 식각하여 형성한다. 이때, 트렌치(T2) 내부를 이루는 기판(20) 부위가 손상을 입게 되고, 트렌치 상부 코너부가 첨점 형태를 갖게 되어 전계집중의 원인이 된다.

도 2d를 참조하면, 포토레지스트패턴을 산소 애슁(O₂ashing) 등의 방법으로 제거하여 패드질화막(220)의 표면을 노출시킨 다음, 이물질을 제거하기 위하여 반도체기판(20)에 전세정공정을 실시한다.

도 2e를 참조하면, 트렌치(T2)에 인접한 활성영역의 기판(20)을 일부 노출시키기 위하여 패드질화막(221)에 에치백을 실시한다. 이때, 에치백은 건식식각을 사용한다.

따라서, 트렌치(T2)와 인접한 활성영역의 기판(20)이 소정 거리(d) 만큼 노출되고, 이러한 노출부위와 트렌치 상부 코너가 만나는 부위(C1)는 첨점 형태가 된다.

도 2f를 참조하면, 노출된 트렌치 상부 코너부(C2)를 포함하는 기판에 U세정을 실시한다. U세정은 NH₄OH:H₂O₂:H₂O = 0.2:1.0:10.0의 비율로 섞인 세정용액으로 실시하며, 세정 결과 코너부(C2)의 실리콘이 일부 제거되어 코너의 기울기를 어느정도 완만하게 만든다.

그리고, HF 용액을 이용한 세정을 기판의 전면에 다시 실시한다. 이때, 버퍼산화막(211)의 일부도 제거한다.

그 다음, 트렌치 매립용 절연물질을 증착하기 전에 트렌치(T2) 형성시 손상받은 기판(20)의 노출부위를 치유하고 절연물질과 기판과의 스트레스를 완화하기 위하여 노출된 트렌치(T2) 표면에 산화막(24)을 성장시켜 형성한다. 이때, 산화막(24)은 코너 라운딩 효과를 어느 정도 달성하기 위하여 약 1050℃에서 건식산화방식으로약 100Å 정도의 두께를 갖도록 형성한다.

도 2g를 참조하면, 트렌치와 노출된 코너부의 활성영역 기판 표면을 포함하는 노출된 패드질화막(221) 상에 소자격리막이 되는 절연물질층(25)을 트렌치를 충분히 매립하는 두께로 형성한다. 이때, 절연물질층(25)은 HDP 산화막(high density plasma oxide)을 증착하여 형성하고, 증착 특성상 HDP 산화막이 증착되는 트렌치의 상부 코너 부위(C2)에 증착되는 HDP 산화막의 밀도는 타 부위와 비슷하게 된다. 이는 트렌치 코너부(C2)가 노출되고 그 기울기가 완만해졌기 때문이다.

그리고, 절연물질층(25)의 전체적인 밀도(density)를 높히기 위하여 기판(20)에 어닐링을 이용한 덴시피케이션을 실시한다. 이때, 절연물질층(25)의 덴시피케이션과 코너 라운딩을 위한 측면에서 1150℃에서 건식방식으로 500Å 정도의 두께를 타겟으로 하여 산화공정을 실시할 수 있다.

도 2h를 참조하면, 절연물질층에 평탄화공정을 실시하여 절연물질층을 트렌치에만 잔류시키고 동시에 패드질화막의 표면을 노출시킨다. 이때, 평탄화공정은 화학기계적연마(chemical mechanical polishing, CMP)로 진행하며, 이러한 CMP는 패드질화막(221)의 일부 두께도 제거되면서 전체적인 기판의 평탄화를 확보한다.

그리고, 잔류한 패드질화막을 제거하여 버퍼산화막의 표면을 노출시킨다. 이때, 패드질화막의 제거는 뜨거운(hot) H₃PO₄를 사용하여 제거하고, 이러한 식각시 트렌치에 잔류한 절연물질층의 일부도 소정 두께로 제거되어 노출된 버퍼산화막의 표면과 잔류한 절연물질층의 표면이 비슷한 레벨을 갖게 된다.

그 다음, 버퍼산화막을 불산(HF) 용액을 사용한 습식식각으로 제거하여 소자활성영역의 표면을 노출시킨다. 이때, 산화막으로 이루어진 평탄화된 절연물질층의 상부 모서리 부위의 밀도가 타 부위와 비슷하므로 평탄화된 절연물질층에 의하여 정의되는 소자격리영역과 소자활성영역의 경계 부위(C2)의 절연물질층의 제거가 방지된다.

그리고, 활성영역의 문턱전압을 조절하기 위한 이온주입 버퍼막으로 사용하기 위하여 노출된 기판(20)의 활성영역에 산화막(도시안함)을 열산화공정으로 성장시켜 형성한 후, 기판의 전면에 적절한 도전형의 불순물 이온으로 문턱전압 조절용 이온주입을 실시하여 활성영역의 문턱전압을 조절한다.

그 다음, 게이트 등을 포함하는 반도체소자를 형성하기 위하여 이온주입 버퍼막으로 사용된 산화막을 습식식각으로 제거한다. 이때에도 산화막이 습식식각 및 고농도의 세정으로 제거되어도 코너부(C2)의 절연물질층의 손실이 방지된다.

따라서, 평탄화되어 잔류한 절연물질층으로 이루어진 필드산화막인 소자격리막(24)이 완성되어 소자격리영역과 활성영역이 격리된다.

이후, 도시되지는 않았지만 도핑된 폴리실리콘 등의 도전층을 기판상에 형성한 후 패터닝하여 게이트 등의 소자를 제조한다.

따라서, 본 발명은 활성영역과 소자격리영역의 경계부인 트렌치 상부 모서리부의 코너 라운딩 반경(corner rounding radius)을 증가시켜 전계 집중을 방지하여 누설전류를 감소시키고, 동시에, 트렌치 매립용 절연물질인 HDP 산화막의 코너부에서의 밀도를 증가시켜 그루브 형성을 최소화하여 험프(hump) 특성을 개선하여 소자의 신뢰성을 증가시키는 장점이 있다.

Claims (5)

1. 반도체기판상에 스트레스 완화용 버퍼막과 희생층을 형성하는 단계와,

   상기 희생층과 상기 버퍼막을 제거하여 상기 반도체기판의 소자격리영역을 노출시키는 개구부를 형성하는 단계와,

   노출된 상기 반도체기판을 소정 깊이로 제거하여 트렌치를 형성하는 단계와,

   상기 개구부를 확장시켜 상기 트렌치에 인접한 상기 기판 부위를 일부 노출시키는 단계와,

   노출된 상기 개구부와 상기 트렌치 부위에 전세정을 실시하는 단계와,

   상기 트렌치를 포함하는 노출된 기판 부위에 열산화막을 형성하는 단계와,

   절연물질층을 상기 트렌치 및 상기 개구부에만 잔류시키는 단계와,

   상기 희생층과 상기 버퍼막을 제거하는 동시에 상기 절연물질층과 상기 기판의 표면을 평탄화시키는 단계로 이루어진 반도체장치의 소자격리방법.
2. 청구항 1에 있어서, 상기 버퍼막은 산화막으로 형성하고 상기 희생층은 질화막으로 형성하며 상기 절연물질층은 고밀도 플라즈마 산화막으로 형성하는 것이 특징인 반도체장치의 소자격리방법.
3. 청구항 1에 있어서, 상기 전세정을 실시하는 단계는 상기 트렌치 상부 코너부에 노출된 상기 기판 부위가 일부 식각되도록 실시하는 것이 특징인 반도체장치의 소자격리방법.
4. 청구항 1에 있어서, 상기 전세정은 NH₄OH:H₂O₂:H₂O = 0.2:1.0:10.0의 비율로 섞인 세정용액을 사용하는 U세정으로 실시하는 것이 특징인 반도체장치의 소자격리방법.
5. 청구항 1에 있어서, 상기 개구부를 확장시켜 상기 트렌치에 인접한 상기 기판 부위를 일부 노출시키는 단계는 상기 희생층에 에치백을 실시하는 것으로 이루어진 것이 특징인 반도체장치의 소자격리방법.