KR20000039029A - 이중 라이너를 구비한 트렌치 격리 형성 방법 - Google Patents

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Abstract

본 발명은 라이너 덴트를 방지할 수 있는 트렌치 격리 형성 방법에 관한 것으로, 트렌치 형성 영역을 정의하는 마스크 패턴을 마스크로 사용하여 상기 반도체 기판의 일부 두께를 식각하여 트렌치 형성용 오프닝을 형성한 후, 상기 오프닝의 양측벽 및 하부면에 제 2 절연막이 형성된다. 이어, 상기 제 1 물질막을 포함하여 상기 제 2 절연막의 표면을 따라 제 2 물질막, 제 3 절연막, 제 3 물질막을 차례로 형성하되, 상기 제 2 및 제 3 물질막들은 얇은 두께로 형성된다. 그리고, 상기 오프닝을 채우도록 상기 반도체 기판의 전면에 제 4 및 제 5 절연막을 형성한 다음, 상기 제 1 물질막의 표면이 노출될 때까지 상기 제 5 내지 제 4 절연막 및 제 3 절연막을 평탄하게 식각함으로써 트렌치 격리가 형성된다. 이와 같은 트렌치 격리 형성 방법에 의해서, 트렌치 내에 이중 라이너를 구현함으로써 각각의 라이너 두께를 얇게 형성하여 후속 습식 식각 공정시 라이너의 식각으로 발생되는 덴트량을 최소화할 수 있다. 따라서, 디스로케이션 결함 및 얕은 피트 형태의 불량을 방지할 수 있고, 트랜지스터의 DIBL(drain induced barrier lowering) 현상을 개선할 수 있다.

Description

이중 라이너를 구비한 트렌치 격리 형성 방법(METHOD FOR FORMING TRENCH ISOLATION WITH DOUBLE LINER)
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 이중 라이너를 구비한 트렌치 격리 형성 방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 제조 공정은 더욱 복잡해지고 있으며, 단위 소자 분리방법은 작은 면적에서의 우수한 전기적 특성을 갖는 격리(isolation) 기술의 개발이 요구되고 있다. 현재, 256M bit DRAM의 경우 LOCOS(LOCal Oxidation of Silicon) 계열의 격리 기술은 액티브 영역 및 격리 영역을 확보하는데 이미 한계에 이르렀다. 상기 LOCOS 기술의 한계는 버즈 빅(bird's beak)에 의한 액티브 오프닝 불량, 필드 산화막의 얇아짐 등에 의한 후속 공정 마진 감소, 반도체 기판 표면 아래의 리세스(recess)양 부족으로 효과적인 격리 길이(effective Isolation length) 감소에 따른 전기적 특성의 불량 등의 문제가 생긴다. 이에 따라, 반도체 기판을 격리에 필요한 깊이 만큼 식각하여 트렌치를 형성하고, CVD 산화막으로 채운 후, 평탄화하여 소자 격리를 구현하는 얕은 트렌치 격리(shallow trench isolation: 이하 STI라 칭함) 기술이 연구, 개발되어 공정에 적용되고 있다. 그러나, 상기 트렌치 격리 형성을 위한 식각 공정시 반도체 기판이 받는 플라즈마 손상(plasma damage)에 의한 기판의 격자 손상으로 디스로케이션(dislocation)이 발생하여 접합 누설전류 및 트랜지스터의 소스와 드레인의 턴온 유지 등의 문제가 발생된다.
상기 디스로케이션의 발생은 여러 가지 공정 요인이 있지만, 트렌치 식각시 반도체 기판이 받는 스트레스는 디스로케이션등의 결함으로 나타나고 후속 공정의 열처리 공정시 작은 결함이 생긴 부분에 트렌치 내의 갭 필 물질(gap fill material)과 실리콘간의 열팽창 계수(thermal expansion coefficient) 차이로 강한 스트레스가 발생하여 특정 방향으로 디스로케이션 플랜(plane) 또는 라인(line)이 크게 형성되어 누설전류의 소스(source)로 작용하게 된다. 여기서, 상기 트렌치를 채우기 위한 물질인 USG막은 실리콘보다 약 3-10배정도 작은 팽창력으로 장력 스트레스(tensile stress)를 받는다. 또한 산화 공정을 통하여 피치가 작은 영역에서는 부피 팽창으로 인해 이온 주입 및 건식 식각공정, 불순물에 의한 영향등으로 결함이 발생되는 속도를 가속시킬 수 있다.
이러한 문제들을 해결하기 위해 트렌치 라이너 구조를 적용한 도 1을 참조하면, 반도체 기판의 일부 두께를 식각하여 트렌치(16)를 형성 후, 상기 트렌치(16)의 양측벽 및 하부면을 따라 열산화막(18)이 형성되고, 상기 열산화막(18)의 표면을 따라 트렌치 라이너(20)를 형성하는 공정을 적용하고 있지만, 후속 습식 식각 공정시 상기 트렌치 라이너(20)가 함께 식각되어 도 1에 도시되어 있는 바와 같이, 덴트(dent)(참조부호 22)가 발생된다. 상기 덴트(22)는 상기 트렌치 라이너(20)의 두께를 증가시키면 덴트량도 함께 증가되고, 이로 인해 트랜지스터의 게이트에 바이어스 인가시 전계가 액티브 영역의 에지 부분에 강하게 걸려 트랜지스터의 드레솔드 전압이 감소되게 된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 라이너 공정을 적용함에 따른 라이너 덴트를 방지할 수 있는 트렌치 격리 형성 방법을 제공함에 그 목적이 있다.
도 1은 종래의 트렌치 격리 형성 방법에 따라 형성된 트렌치 격리를 보여주는 도면; 그리고
도 2a 내지 도 2g는 본 발명의 실시예에 따른 트렌치 격리 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.
* 도면의 주요 부분에 대한 부호의 설명
10, 100 : 반도체 기판 16, 110 : 트렌치
18, 112 : 열산화막 20, 114, 118 : 트렌치 라이너
130 : 게이트 전극
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 트렌치 격리 형성 방법은, 반도체 기판 상에 제 1 절연막 및 제 1 물질막을 차례로 형성하는 단계와; 포토레지스트 패턴을 마스크로 사용하여 상기 제 1 물질막 및 제 1 절연막을 차례로 식각하여 트렌치 격리 형성 영역을 정의하는 마스크 패턴을 형성하는 단계와; 상기 마스크 패턴을 마스크로 사용하여 상기 반도체 기판의 일부 두께를 식각하여 트렌치 형성용 오프닝을 형성하는 단계와; 상기 오프닝의 양측벽 및 하부면에 제 2 절연막을 형성하는 단계와; 상기 제 1 물질막을 포함하여 상기 제 2 절연막의 표면을 따라 제 2 물질막, 제 3 절연막, 제 3 물질막을 차례로 형성하되, 상기 제 2 및 제 3 물질막들은 얇은 두께로 형성하는 단계와; 상기 오프닝을 채우도록 상기 반도체 기판의 전면에 제 4 및 제 5 절연막을 형성하는 단계와; 상기 제 1 물질막의 표면이 노출될 때까지 상기 제 5 내지 제 4 절연막 및 제 3 절연막을 평탄하게 식각하여 트렌치 격리를 형성하는 단계 및; 상기 트렌치 격리 양측의 상기 제 1 물질막 및 제 1 절연막을 차례로 제거하는 단계를 포함한다.
(작용)
도 2e를 참조하면, 본 발명의 실시예에 따른 신규한 트렌치 격리 형성 방법은, 트렌치 형성 영역을 정의하는 마스크 패턴을 마스크로 사용하여 상기 반도체 기판의 일부 두께를 식각하여 트렌치 형성용 오프닝을 형성한 후, 상기 오프닝의 양측벽 및 하부면에 제 2 절연막이 형성된다. 이어, 상기 제 1 물질막을 포함하여 상기 제 2 절연막의 표면을 따라 제 2 물질막, 제 3 절연막, 제 3 물질막을 차례로 형성하되, 상기 제 2 및 제 3 물질막들은 얇은 두께로 형성된다. 그리고, 상기 오프닝을 채우도록 상기 반도체 기판의 전면에 제 4 및 제 5 절연막을 형성한 다음, 상기 제 1 물질막의 표면이 노출될 때까지 상기 제 5 내지 제 4 절연막 및 제 3 절연막을 평탄하게 식각함으로써 트렌치 격리가 형성된다. 이와 같은 트렌치 격리 형성 방법에 의해서, 트렌치 내에 이중 라이너를 구현함으로써 각각의 라이너 두께를 얇게 형성하여 후속 습식 식각 공정시 라이너의 식각으로 발생되는 덴트량을 최소화할 수 있다. 따라서, 디스로케이션 결함 및 얕은 피트 형태의 불량을 방지할 수 있고, 트랜지스터의 DIBL(drain induced barrier lowering) 현상을 개선할 수 있다.
(실시예)
이하, 도 2a 내지 도 2g를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 장치의 트렌치 격리 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 2a를 참조하면, 본 발명에 따른 반도체 장치의 트렌치 격리 형성 방법은, 먼저, 반도체 기판(100) 상에 패드 산화막(102), 질화막(104) 및 ARC막(104)이 차례로 형성된다. 상기 패드 산화막(102)은 열산화(thermal oxidation) 방법으로 70Å 내지 160Å의 두께 범위 내로 형성되고, 상기 질화막(104)은 1500Å의 두께로 형성되며, 또한 후속 트렌치 형성을 위한 반도체 기판의 식각시와 평탄화 공정에서 마스크 역할을 한다. 그리고, 상기 ARC막(106)은 실리콘 산화 질화막(SiON)이고 600Å의 두께로 형성되고, 이 막은 후속 포토 공정시 공정 마진(포토레지스트 패턴 크기의 균일도와 공정 조건 등)을 확보할 수 있도록 한다. 이어, 상기 ARC막(106) 상에 포토레지스트막이 형성되고, 이막의 노광 및 현상 공정을 진행함으로써 트렌치 형성용 마스크 패턴 형성을 위한 포토레지스트 패턴(108)이 형성된다. 상기 포토레지스트 패턴(108)을 마스크로 사용하여 상기 ARC막(106), 질화막(104) 및 패드 산화막(102)을 차례로 식각함으로써 트렌치 격리 형성 영역을 정의하는 마스크 패턴이 형성된다.
도 2b에 있어서, 상기 마스크 패턴을 마스크로 사용하여 상기 반도체 기판(100)의 일부 두께를 건식 식각함으로써 트렌치(110)가 형성된다. 상기 일부 두께는 약 0.1㎛ 내지 1.5㎛ 범위를 가지며, 바람직하게는 0.25㎛의 두께로 형성된다. 이어, 상기 트렌치(110) 형성시 반도체 기판(10)에 발생된 격자 손상과 같은 결함에 의한 누설 전류를 제거하기 위해 상기 트렌치(110)의 양측벽 및 하부면에 열산화막(112)이 형성된다. 상기 열산화막(112)은 100Å 내지 500Å의 두께 범위 내로 형성된다.
다음에, 상기 ARC막(106)을 포함하여 상기 트렌치 내 열산화막(112)의 표면을 따라 제 1 트렌치 라이너(114), 제 1 고온 산화막(116), 그리고 제 2 트렌치 라이너(118)가 차례로 형성된다. 상기 제 1 트렌치 라이너(114)는 질화막이고, 30Å 내지 50Å의 두께 범위 내로 형성되며, 이 막은 트렌치 격리 형성 후 후속 산화(oxidation) 공정에서 산소(O2)가 트렌치의 내부를 채우는 산화막질을 통해 트렌치 측벽을 산화시키는 것을 방지하기 위한 막이다. 즉, 트렌치 측벽이 산화되면, 이에 따른 트렌치 측벽의 부피 증가로 트렌치 측벽이 스트레스(stress)를 받게 되어 실리콘의 디스로케이션(dislocation) 등의 마이크로 결함(micro defect)을 유발할 수 있다.
그리고, 상기 제 1 고온 산화막(116)은 100Å의 두께로 형성되며, 상기 제 2 트렌치 라이너(118)는 30Å 내지 60Å의 두께 범위로 형성된다. 즉, 본 발명에서는 이중 라이너(double liner) 구조를 갖는다. 상기 제 2 트렌치 라이너(118) 역시 질화막으로 형성되며, 증착 조건은 제 1 및 제 2 트렌치 라이너(114 및 118) 모두 질화막 고유의 스트레스가 적은 막질을 사용하는 것이 바람직하다.
이어, 상기 제 2 트렌치 라이너(118) 상에 제 2 고온 산화막(120)이 형성된다. 상기 제 2 고온 산화막(120)은 후속 트렌치를 채우는 물질로 USG막을 사용할 때 증착 균일도를 좋게 하기 위해 일반적으로 플라즈마 처리를 하게 되는데 이때, 상기 제 2 트렌치 라이너(118)가 소모되는 것을 방지하기 위한 막으로 사용되며, 플라즈마 처리 공정이 없을 경우에는 스킵(skip)할 수 있다.
도 2c를 참조하면, 상기 트렌치(110)를 채우도록 상기 반도체 기판(100)의 전면에 USG막(122)과 O3-TEOS막 중 어느 하나의 막이 플라즈마 CVD(chemical vapor deposition) 공정으로 형성되고, 그 상에 PE-TEOS막(124)과 PE-oxide막 중 어느 하나의 막이 상기 플라즈마 CVD 공정으로 형성된다. 상기 USG막(122)과 O3-TEOS막 중 어느 하나의 막은 5000Å의 두께로 형성되며, 이 두께는 상기 트렌치(110)의 깊이가 0.25㎛일 때의 조건이다. 이어, 어닐(anneal) 공정이 900℃ 이상의 고온에서 수행되는데, 이 공정으로, 상기 USG막(122) 및 PE-TEOS막(124)은 치밀화(densification)되어 후속 CMP(chemical mechanical polishing) 공정에서 필드 영역(즉, 트렌치 형성 영역)의 상기 USG막(122)의 과도한 리세스(recess)가 방지된다. 이때, 상기 어닐 공정은 N2분위기 또는 습식 어닐 조건에서 진행될 수 있고, 상기 습식 어닐 조건은 850℃ 이하의 조건에서도 수행 가능하다. 그리고, 상기 트렌치를 채우는 막들인 USG막(122)과 PE-TEOS막(124)의 두께 비율은 스트레스를 고려하여 변경될 수 있으며, 두 물질간에 반대 스트레스를 갖는 물질을 적용하여 스트레스를 최소화할 수도 있다.
다음에, 상기 질화막(104)의 표면이 노출될 때까지 상기 질화막(104) 상의 PE-TEOS막(124), USG막(122), 제 2 고온 산화막(120), 제 2 트렌치 라이너(118), 제 1 고온 산화막(116), 제 1 트렌치 라이너(114), 그리고 ARC막(106)을 CMP 공정으로 평탄하게 식각함으로써 도 2d에 도시되어 있는 바와 같이, 트렌치 격리가 형성된다.
도 2e에 있어서, 상기 트렌치 격리 양측의 질화막(104)이 인산 용액을 이용한 습식 식각 공정으로 제거되고, 이때 상기 제 1 및 제 2 트렌치 라이너(114 및 118)도 식각되어 도면과 같이 덴트(dent) 현상이 발생된다. 그러나, 본 발명에서는 이중 라이너를 구현하여 각 트렌치 라이너의 두께를 얇게 형성함으로써 상기 인산 용액에 의한 덴트량이 최소화된다.
도 2f를 참조하면, 상기 트렌치 격리 양측의 패드 산화막(102)이 제거된 후, 상기 반도체 기판(100)의 전면에 마스크 산화막(126)이 형성된다. 상기 마스크 산화막(126)을 마스크로 사용하여 상기 반도체 기판(100) 전면에 불순물 이온 주입 공정을 수행함으로써 웰(well) 영역과 필드(field) 영역 그리고 채널 스탑(channel stop) 영역이 형성된다. 상기 마스크 산화막(126)은 상기 불순물 이온 주입 공정시 기판을 보호하는 버퍼 역할을 한다.
다음에, 상기 마스크 산화막(126)이 제거된 후, 상기 반도체 기판(100)의 전면에 게이트 산화막(128)이 형성되고 이어, 잘 알려진 게이트 전극 형성 공정을 수행함으로써 도 2g와 같이, 절연막으로 양측벽 및 상부가 덮혀진 게이트 전극(130)이 형성된다.
본 발명은 트렌치 내에 이중 라이너를 구현함으로써 각각의 라이너 두께를 얇게 형성하여 후속 습식 식각 공정시 라이너의 식각으로 발생되는 덴트량을 최소화할 수 있다. 따라서, 디스로케이션 결함 및 얕은 피트 형태의 불량을 방지할 수 있고, 트랜지스터의 DIBL(drain induced barrier lowering) 현상을 개선할 수 있는 효과가 있다.

Claims (3)

  1. 반도체 기판 상에 제 1 절연막 및 제 1 물질막을 차례로 형성하는 단계와;
    포토레지스트 패턴을 마스크로 사용하여 상기 제 1 물질막 및 제 1 절연막을 차례로 식각하여 트렌치 격리 형성 영역을 정의하는 마스크 패턴을 형성하는 단계와;
    상기 마스크 패턴을 마스크로 사용하여 상기 반도체 기판의 일부 두께를 식각하여 트렌치 형성용 오프닝을 형성하는 단계와;
    상기 오프닝의 양측벽 및 하부면에 제 2 절연막을 형성하는 단계와;
    상기 제 1 물질막을 포함하여 상기 제 2 절연막의 표면을 따라 제 2 물질막, 제 3 절연막, 제 3 물질막을 차례로 형성하되, 상기 제 2 및 제 3 물질막들은 얇은 두께로 형성하는 단계와;
    상기 오프닝을 채우도록 상기 반도체 기판의 전면에 제 4 및 제 5 절연막을 형성하는 단계와;
    상기 제 1 물질막의 표면이 노출될 때까지 상기 제 5 내지 제 4 절연막 및 제 3 절연막을 평탄하게 식각하여 트렌치 격리를 형성하는 단계 및;
    상기 트렌치 격리 양측의 상기 제 1 물질막 및 제 1 절연막을 차례로 제거하는 단계를 포함하는 트렌치 격리 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 내지 제 3 절연막들은 각각 패드 산화막, 열산화막, 고온 산화막이고, 상기 제 1 물질막은 실리콘 산화 질화막, 상기 제 2 및 제 3 물질막들은 실리콘 질화막이며, 상기 제 4 절연막은 USG막과 O3-TEOS막 중 어느 하나의 막이고, 제 6 절연막은 PE-TEOS막과 PE-oxide막 중 어느 하나 막인 트렌치 격리 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 2 물질막 및 제 3 물질막은 트렌치 라이너로 사용되어 트렌치 내에서 이중 구조를 갖고, 두께가 같거나 상기 제 3 물질막이 더 두껍게 형성되는 트렌치 격리 형성 방법.
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