KR100475047B1 - 반도체장치의 소자분리방법 - Google Patents
반도체장치의 소자분리방법 Download PDFInfo
- Publication number
- KR100475047B1 KR100475047B1 KR10-1998-0039231A KR19980039231A KR100475047B1 KR 100475047 B1 KR100475047 B1 KR 100475047B1 KR 19980039231 A KR19980039231 A KR 19980039231A KR 100475047 B1 KR100475047 B1 KR 100475047B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- etch stop
- layer pattern
- trench
- pattern
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 238000000926 separation method Methods 0.000 title description 3
- 238000000034 method Methods 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 230000002787 reinforcement Effects 0.000 claims abstract description 19
- 238000005530 etching Methods 0.000 claims abstract description 15
- 238000000059 patterning Methods 0.000 claims abstract description 3
- 150000004767 nitrides Chemical class 0.000 claims description 7
- 239000000126 substance Substances 0.000 claims description 6
- 239000011810 insulating material Substances 0.000 claims description 4
- 238000005498 polishing Methods 0.000 claims description 4
- 238000002955 isolation Methods 0.000 abstract description 18
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 238000004140 cleaning Methods 0.000 abstract description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
본 발명의 반도체 장치의 소자 분리 방법은 반도체 기판 상에 제1 절연막, 식각정지막 및 산화막을 순차적으로 형성하는 단계와, 상기 산화막, 식각정지막 및 제1 절연막을 패터닝하여 반도체 기판의 표면을 액티브 영역과 필드 영역으로 한정하는 산화막 패턴, 식각정지막 패턴 및 제1 절연막 패턴을 형성하는 단계와, 상기 산화막 패턴, 식각정지막 패턴 및 제1 절연막 패턴을 식각 마스크막으로 하여 상기 필드영역의 반도체 기판을 식각함으로써 트렌치를 형성하는 단계와, 상기 식각정지막 패턴의 양측부를 선택적으로 식각하는 단계와, 양측부가 선택적으로 식각된 상기 식각정지막 패턴이 형성된 결과물 전면에 측벽 강화막을 형성하여 트렌치의 상부 엣지 부분을 감싸는 단계와, 상기 측벽 강화막이 형성된 트렌치에 절연물질을 매립한 후 평탄화하여 상기 산화막 패턴을 제거하고 상기 트렌치에 매립되는 제2 절연막을 형성하는 단계와, 상기 식각정지막 패턴 및 제1 절연막 패턴을 순차적으로 제거하는 단계를 포함한다. 이에 따라, 측벽 강화막이 트렌치의 상부 엣지부분을 감싸므로 후속의 세정공정등을 진행하면서 발생되는 구르부(groove)의 형성을 막을 수 있다.
Description
본 발명은 반도체 장치의 소자 분리 방법에 관한 것으로서, 보다 상세하게는 얕은 트렌치에 절연막을 매몰하여 소자분리하는 반도체 장치의 소자 분리 방법에 관한 것이다.
반도체장치의 소자 분리 방법으로써 널리 이용되는 선택적 산화에 의한 소자분리(LOCal Oxidation of Silicon; 이하, "LOCOS"라 함)법에 의하여 필드 산화막을 형성함으로써 소자를 분리하는 기술은 측면산화에 의한 버즈비크(Bird's beak) 현상, 버퍼층의 응력에 의한 실리콘 기판의 결정결함 및 채널저지를 위해 이온주입된 불순물의 재분포 등의 문제로 반도체 장치의 전기적 특성 향상 및 고집적화 추세에 난점이 되고 있다.
상기 LOCOS법의 문제점을 개선하기 위한 방법의 하나로 얕은 트렌치 분리(Shallow Trench Isolation; 이하, "STI"라 칭함)법이 제안되었다. 이 STI법은 반도체 기판을 식각하여 트렌치를 형성하고, 여기에 절연물질을 매립한 후 화학기계적 식각(chemical-mechanical polishing: 이하, "CMP"라 칭함)하여 소자분리막을 형성한다. 이 STI법은 소자분리막의 형성에 있어서 상기 LOCOS법와 같이 열산화공정에 의하지 않으므로, 열산화공정으로 인해 유발되는 상기 LOCOS법의 단점들을 어느 정도 줄일 수 있고, 고집적화에 적합한 소자분리막의 형성이 가능하다.
그러나, 상기 STI법은 액티브 영역을 오픈하기 위해 습식식각공정을 진행하면 도 1에 도시한 바와 같이 반도체 기판(11)의 소자분리막(15)의 상부 엣지부분이 액티브 영역보다 낮은 그루브(groove, 17)가 생기는 문제가 있다. 도 1에서, 참조번호 13은 트렌치 내벽에 형성된 측벽 산화막이다. 상기 그루브(17)는 후속의 반도체 장치 제조시 수행하는 습식식각 및 세정공정을 거치면서 더욱 그 정도가 커져 소자 분리 문제 뿐만 아니라 반도체 장치 전체에 커다란 영향을 미치게 된다.
상기 반도체 장치 전체에 미치는 영향을 살펴보면, 첫째로, 액티브 영역의 엣지에 걸리는 게이트 전계가 액티브 영역의 중앙에 걸리는 전계보다 커지면서 액티브 영역의 엣지 부분이 먼저 턴온(turn-on)되는 더블 험프(double hump) 현상이 발생한다. 둘째로, 셀 크기가 감소하면서 콘택 마진(contact margin)을 확보하기 위한 액티브 영역과 필드 영역을 동시에 오픈하는 보더리스 콘택(boderless contact)공정이 이용되면서 상기 그루브를 통해 실리콘 기판으로 누설전류가 발생한다. 셋째로, 인버스 협소 폭 영향(inverse narrow width effect)에 의한 임계전압이 떨어지는 문제가 발생한다. 이와 같은 문제들은 종래의 STI 소자 분리 공정에 의하여 발생하는 그루부에 의한 것이다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 소자분리막의 상부 엣지에 그루브의 발생을 방지할 수 있는 반도체 장치의 소자 분리 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 장치의 소자 분리 방법은 반도체 기판 상에 제1 절연막을 형성하는 단계와, 상기 제1 절연막 상에 식각정지막을 형성하는 단계와, 상기 식각정지막 상에 산화막을 형성하는 단계와, 상기 산화막, 식각정지막 및 제1 절연막을 패터닝하여 반도체 기판의 표면을 액티브 영역과 필드 영역으로 한정하는 산화막 패턴, 식각정지막 패턴 및 제1 절연막 패턴을 형성하는 단계와, 상기 산화막 패턴, 식각정지막 패턴 및 제1 절연막 패턴을 식각 마스크막으로 하여 상기 필드영역의 반도체 기판을 식각함으로써 트렌치를 형성하는 단계와, 상기 산화막 패턴과 제1 절연막 패턴 사이에 형성된 식각정지막 패턴의 양측부를 선택적으로 식각하는 단계와, 양측부가 선택적으로 식각된 상기 식각정지막 패턴이 형성된 결과물 전면에 측벽 강화막을 형성하여 트렌치의 상부 엣지 부분을 감싸는 단계와, 상기 측벽 강화막이 형성된 트렌치에 절연물질을 매립한 후 평탄화하여 상기 산화막 패턴을 제거하고 상기 트렌치에 매립되는 제2 절연막을 형성하는 단계와, 상기 식각정지막 패턴 및 제1 절연막 패턴을 순차적으로 제거하는 단계를 포함하여 이루어진다.
상기 제1 절연막은 산화막으로 형성하며, 상기 식각 정지막은 산화막과의 식각선택비가 큰 막, 예컨대 질화막으로 형성한다. 상기 측벽 강화막은 산화막과의 식각선택비가 큰 막, 예컨대 질화막으로 형성한다. 상기 트렌치를 형성하는 단계 후에 상기 트렌치의 바닥 및 측벽에 측벽 산화막을 형성하는 단계를 더 포함할 수 있다. 상기 제2 절연막의 형성시의 평탄화는 상기 식각 정지막 패턴을 정지점으로 하여 화학기계적연마하여 얻어진다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2 내지 도 9는 본 발명에 의한 반도체 장치의 소자분리 방법을 설명하기 위하여 도시한 단면도들이다.
도 2에서, 반도체 기판(21), 예컨대 실리콘 기판 상에 100∼200Å 정도의 제1 절연막(23)을 형성한다. 본 실시예에서, 상기 제1 절연막(23)은 산화막으로 형성한다. 상기 제1 절연막(23) 상에 식각정지막(25)을 형성한다. 상기 식각정지막(25)은 산화막과의 식각선택비가 우수한 막으로 형성하는데, 본 실시예에서는 질화막을 이용하여 형성한다. 상기 상기 식각정지막(25) 상에 산화막(27)을 형성한다.
도 3에서, 상기 산화막(27), 식각정지막(25) 및 제1 절연막(23)을 사진식각공정을 이용하여 패터닝하여 산화막 패턴(27a), 식각정지막 패턴(25a) 및 제1 절연막 패턴(23a)을 형성한다. 이렇게 되면, 반도체 기판(21)의 표면은 액티브 영역(29)과 필드 영역(31)으로 구분된다.
도 4에서, 상기 산화막 패턴(27a), 식각정지막 패턴(25a) 및 제1 절연막 패턴(23a)을 식각 마스크막으로 하여 상기 필드영역(31)의 반도체 기판(21)을 식각함으로써 트렌치(33)를 형성한다. 상기 트렌치 형성을 위한 식각은 건식식각방법으로 수행한다. 다음에, 상기 트렌치 형성을 위한 건식식각시 발생한 손상(damage)을 제거하기 위하여 상기 트렌치(33)의 바닥 및 측벽에 측벽 산화막(35)을 성장시킨다.
도 5에서, 상기 산화막 패턴(27a)과 제1 절연막 패턴(23a) 사이에 형성된 식각정지막 패턴(25a)의 양측부를 선택적으로 식각하여 상기 식각정지막 패턴(25a)의 폭이 상기 산화막 패턴(27a) 및 제1 절연막 패턴(23a)보다 작게 형성한다.
도 6에서, 상기 산화막 패턴(27a), 폭이 좁은 식각정지막 패턴(25a), 측벽 산화막(35) 및 제1 절연막 패턴(23a)이 형성된 결과물 전면에 측벽 강화막(37)을 형성하여 상기 트렌치(33)의 상부 엣지부분을 감싸도록 한다. 상기 측벽 강화막(37)은 산화막과의 식각선택비가 큰 막을 이용하는데, 본 실시예에서는 질화막을 이용한다. 여기서, 상기 식각 정지막 패턴(25a)과 측벽 강화막(37)을 질화막으로 형성할 경우, 상기 측벽 강화막(37)의 두께를 식각 정지막 패턴(25a)의 두께보다 얇게 하여 후공정의 식각정지막 패턴(25a) 제거시 상대적으로 측벽 강화막(37)이 화학용액에 의한 식각량을 줄이도록 한다.
도 7에서, 상기 트렌치(33)에 절연물질을 매립한 후 평탄화하여 상기 산화막 패턴(27a)을 제거함과 동시에 상기 트렌치에 매립되는 제2 절연막(39)을 형성한다. 본 실시예에서, 상기 평탄화는 상기 식각 정지막 패턴(25a)을 정지점으로 하여 화학기계적연마함으로써 상기 산화막 패턴(27a)을 제거함과 동시에 상기 트렌치(33)에 매립되는 제2 절연막(39)을 형성한다.
도 8에서, 상기 식각정지막 패턴(25a)을 화학용액으로 제거한다. 이때, 상기 식각 정지막 패턴의 양측에 형성된 측벽 강화막의 일부도 화학용액이 침투하여 식각된다. 이렇게 되더라도 상기 측벽 강화막(39)이 트렌치의 상부 엣지부분을 감싸는 형태가 된다.
도 9에서, 상기 제1 절연막 패턴(23a)을 제거한 후, 상기 기판 표면 위로 형성된 제2 절연막을 제거하여 평탄화함으로써 반도체 장치의 소자분리를 완성한다. 여기서, 상기 기판 표면 위로 형성된 제2 절연막은 후속의 세정공정을 통하여 제거할 수도 있다. 이러한 소자 분리 공정을 거친 반도체 장치는 측벽 강화막이 트렌치의 상부 엣지부분을 감싸므로 후속의 세정공정등을 진행하면서 발생되는 종래의 구르부의 형성을 막을 수 있다. 이렇게 되면, 종래의 반도체 장치에서 발생하던 문제점, 예컨대 더블 험프 현상, 그루부(groove)로 통한 실리콘 기판으로의 누설전류 발생, 인버스 협소 폭 영향에 의한 임계전압이 감소 문제 등을 해결할 수 있다.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.
상술한 바와 같이 본 발명의 반도체 장치의 소자 분리 방법에 의하면, 상기 트렌치의 상부 엣지를 측벽강화막이 감싸므로써 트렌치 상부 엣지에 그루브의 형성을 방지할 수 있다. 이에 따라, 이렇게 되면, 종래의 반도체 장치에서 발생하던 문제점, 예컨대 더블 험프 현상, 그루브(groove)로 통한 실리콘 기판으로의 누설전류 발생 문제, 인버스 협소 폭 영향에 의한 임계전압이 감소 문제 등을 해결할 수 있다.
도 1은 종래 기술에 의한 반도체 장치의 소자 분리 방법에 의하여 발생되는 문제점을 도시한 도면이다.
도 2 내지 도 9는 본 발명에 의한 반도체 장치의 소자분리 방법을 설명하기 위하여 도시한 단면도들이다.
Claims (8)
- 반도체 기판 상에 제1 절연막을 형성하는 단계;상기 제1 절연막 상에 식각정지막을 형성하는 단계;상기 상기 식각정지막 상에 산화막을 형성하는 단계;상기 산화막, 식각정지막 및 제1 절연막을 패터닝하여 반도체 기판의 표면을 액티브 영역과 필드 영역으로 한정하는 산화막 패턴, 식각정지막 패턴 및 제1 절연막 패턴을 형성하는 단계;상기 산화막 패턴, 식각정지막 패턴 및 제1 절연막 패턴을 식각 마스크막으로 하여 상기 필드영역의 반도체 기판을 식각함으로써 트렌치를 형성하는 단계;상기 산화막 패턴과 제1 절연막 패턴 사이에 형성된 식각정지막 패턴의 양측부를 선택적으로 식각하는 단계;양측부가 선택적으로 식각된 상기 식각정지막 패턴이 형성된 결과물 전면에 측벽 강화막을 형성하여 트렌치의 상부 엣지 부분을 감싸는 단계;상기 측벽 강화막이 형성된 트렌치에 절연물질을 매립한 후 평탄화하여 상기 산화막 패턴을 제거하고 상기 트렌치에 매립되는 제2 절연막을 형성하는 단계; 및상기 식각정지막 패턴 및 제1 절연막 패턴을 순차적으로 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제1항에 있어서, 상기 제1 절연막은 산화막인 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제1항에 있어서, 상기 식각 정지막은 산화막과의 식각선택비가 큰 막인 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제3항에 있어서, 상기 식각 정지막은 질화막인 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제1항에 있어서, 상기 측벽 강화막은 산화막과의 식각선택비가 큰 막인 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제5항에 있어서, 상기 측벽 강화막은 질화막인 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제1항에 있어서, 상기 트렌치를 형성하는 단계 후에 상기 트렌치의 바닥 및 측벽에 측벽 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제1항에 있어서, 상기 제2 절연막의 형성시의 평탄화는 상기 식각 정지막 패턴을 정지점으로 하여 화학기계적연마하여 얻어지는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0039231A KR100475047B1 (ko) | 1998-09-22 | 1998-09-22 | 반도체장치의 소자분리방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0039231A KR100475047B1 (ko) | 1998-09-22 | 1998-09-22 | 반도체장치의 소자분리방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000020565A KR20000020565A (ko) | 2000-04-15 |
| KR100475047B1 true KR100475047B1 (ko) | 2005-05-27 |
Family
ID=19551471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1998-0039231A KR100475047B1 (ko) | 1998-09-22 | 1998-09-22 | 반도체장치의 소자분리방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100475047B1 (ko) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04320047A (ja) * | 1991-04-18 | 1992-11-10 | Sony Corp | 半導体装置の製造方法 |
| KR980012246A (ko) * | 1996-07-19 | 1998-04-30 | 김광호 | 트렌치 소자 분리방법 |
| JPH10242260A (ja) * | 1997-02-26 | 1998-09-11 | Oki Electric Ind Co Ltd | 半導体装置のための素子分離領域およびその形成方法 |
| KR19990062237A (ko) * | 1997-12-31 | 1999-07-26 | 김영환 | 트렌치형 소자 분리 방법 |
| KR19990060946A (ko) * | 1997-12-31 | 1999-07-26 | 김영환 | 반도체 소자의 소자 분리막 형성 방법 |
-
1998
- 1998-09-22 KR KR10-1998-0039231A patent/KR100475047B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04320047A (ja) * | 1991-04-18 | 1992-11-10 | Sony Corp | 半導体装置の製造方法 |
| KR980012246A (ko) * | 1996-07-19 | 1998-04-30 | 김광호 | 트렌치 소자 분리방법 |
| JPH10242260A (ja) * | 1997-02-26 | 1998-09-11 | Oki Electric Ind Co Ltd | 半導体装置のための素子分離領域およびその形成方法 |
| KR19990062237A (ko) * | 1997-12-31 | 1999-07-26 | 김영환 | 트렌치형 소자 분리 방법 |
| KR19990060946A (ko) * | 1997-12-31 | 1999-07-26 | 김영환 | 반도체 소자의 소자 분리막 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000020565A (ko) | 2000-04-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6331469B1 (en) | Trench isolation structure, semiconductor device having the same, and trench isolation method | |
| US5885883A (en) | Methods of forming trench-based isolation regions with reduced susceptibility to edge defects | |
| US6326282B1 (en) | Method of forming trench isolation in a semiconductor device and structure formed thereby | |
| KR100312943B1 (ko) | 반도체장치 및 그의 제조방법 | |
| KR19990084786A (ko) | 트렌치 소자분리 방법 | |
| KR100307651B1 (ko) | 반도체장치의제조방법 | |
| US6107140A (en) | Method of patterning gate electrode conductor with ultra-thin gate oxide | |
| US6548373B2 (en) | Method for forming shallow trench isolation structure | |
| KR19980085035A (ko) | 라운딩된 프로파일을 갖는 트렌치 형성방법 및 이를 이용한 반도체장치의 소자분리방법 | |
| KR20020009674A (ko) | 반도체 집적회로의 트렌치 소자 분리 방법 | |
| KR100475047B1 (ko) | 반도체장치의 소자분리방법 | |
| KR100190059B1 (ko) | 반도체 장치의 소자 분리 영역 형성 방법 | |
| US6344415B1 (en) | Method for forming a shallow trench isolation structure | |
| KR100566305B1 (ko) | 반도체 소자의 트렌치형 소자분리막 형성방법 | |
| KR100419754B1 (ko) | 반도체소자의 소자분리막 형성방법 | |
| KR100524916B1 (ko) | 반도체 집적회로의 트렌치 소자분리방법 | |
| KR19980060506A (ko) | 반도체 소자의 소자 분리막 형성방법 | |
| KR100271802B1 (ko) | 반도체장치의소자격리방법 | |
| KR0183887B1 (ko) | 반도체 장치의 소자 분리 영역 형성 방법 | |
| KR100459693B1 (ko) | 반도체 장치의 트렌치 소자분리방법 | |
| KR100505604B1 (ko) | 트렌치 소자분리 방법 | |
| KR19990081301A (ko) | 반도체 장치의 트렌치 소자 분리 형성 방법 | |
| KR100561974B1 (ko) | 반도체 소자의 제조방법 | |
| KR100520177B1 (ko) | 반도체소자의 소자분리막 형성방법 | |
| KR20010110007A (ko) | 반도체소자의 트렌치 소자분리 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |