KR100307651B1 - 반도체장치의제조방법 - Google Patents

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가네꼬 히사시
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Abstract

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 반도체 기판 상에 실리콘 산화막이 트랜치 소자 분리를 위해 습식 에칭될 때, 신뢰도 및 생산성뿐만 아니라 양품률을 향상시키기 위해 트랜치 분리 영역의 제 1 절연막의 에칭에 기인하는 디벗(divot)이 소자 분리 단부에 형성되지 않게 한다. 제 2 절연막(도 2의 7)은 형성되고 디벗이 형성될 가능성이 있는 분리 영역의 가장자리에 디벗이 습식 에칭에 의해 형성되는 것을 막기 위해 선택적으로 제 2 절연막(7a)을 남기도록 에칭된다.

Description

반도체 장치의 제조방법
본 발명은 반도체 장치의 제조하는 방법에 관한 것이다. 더욱 상세하게는, 얕은 트랜치 분리(STI: shallow trench isolation)의 형성 방법에 관한 것이다.
도 6은 종래의 트랜치 소자 분리 형성 방법의 예를 도시하며, 단계별로 제조 공정을 도식적으로 도시한 반도체 기판의 단면도이다.
우선, 실리콘 산화막(17)은 열 산화에 의해 실리콘 기판(16)상에 300Å (30nm)의 막 두께로 형성된다. 실리콘 산화막(17)상에, 화학 기계적 연마(CMP : chemical mechanical polishing)를 위한 스톱막(18)인, 실리콘 질화막은 소자 분리 (실리콘 산화막)용으로 사용되는 절연막의 연마 속도보다 더 낮은 CMP에 의한 연마속도를 가지며, 화학 증기 증착(CVD : chemical vapor deposition)에 1000Å (100nm)의 막 두께로 형성된다.
처음에 형성된 실리콘 산화막(17)의 역할은 스톱막(18)인 실리콘 질화막과 실리콘 기판(16) 사이의 응력을 완화하기 위한 것이다.
그 다음에, 마스크(19)는 공지된 포토리소그래픽 기술에 의해 확산충(활성영역)으로 나중에 전환되는 영역내에 선택적으로 형성된다.
그 다음에, 마스크(19)로 덮혀지지 않은 영역 즉, 분리 영역으 스톱막(18)과 실리콘 산화막(17)은 이방성 에칭에 의해 제거된다. 실리콘 기판(16)은 또한 3000Å(300nm)의 깊이로 이방성으로 에칭되어, 분리 영역내에 트랜치(20)를 형성한다.
트랜치(20) 형성 후, 마스크(19)는 제거되며, 절연막인 실리콘 산화막은 트랜치(20)를 채우도록 반도체 기판의 전체 표면상에 CVD에 의해 4500Å(450nm)의 막 두께로 형성된다.
그 다음에, 평탄화는 도 6(c)에 도시된 바와 같이, 확산층(활성 영역)상에 스톱막(18)이 완전하게 노출될 때까지 CMP에 의해 수행된다. CMP 후, 스톱막(18)은 약간 연마되어, 600Å(60nm) 정도의 막 두께를 갖는다.
당연한 일로서, 분리 영역상의 절연막의 상부 표면은 스톱막(18)의 상부 표면과 거의 동일한 높이이다.
그 다음에, 도 6(d)에 도시된 바와 같이, 스톱막(18)은 에칭에 의해 제거된다. 에칭에 대해서는, 실리콘 산화막과 비교하여 높은 에칭 선택도의 스톱막(질화막)을 갖는, 인산에 의한 습식 에칭이 통상적으로 사용된다.
그 결과 웨이퍼 표면으로부터 약 600Å(60nm) 돌출되는 절연막(21a)이 분리영역내에 생성된다.
그 다음에, 300Å(30nm) 막 두께의 실리콘 산화막(17)이 실리콘 산화막 제거를 위해 습식 에칭된다. 상기 습식 에칭에 대해서는, 보다 작은 범위의 하부층에 영향을 미치는, 불화수소산(hydrofluoric acid) 또는 액체 함유-불화수소산 (hydrofluoric acid-containing liquid)이 사용된다.
또한 절연막(21a)이 실리콘 산화막이므로, 또한 동시에 에칭된다. 그러나, CVD에 의한 실리콘 산화막은 열 산화에 의해 형성된 실리콘 산화막보다 거칠며, 습식 에칭에 의한 에칭 속도는 전형적으로 열 산화에 의한 속도보다도 CVD에 의해 대략 3배 빠르게 된다.
그러므로, 트랜치(20)의 측벽을 노출시키기 위해 분리 영역의 절연막(21a)주위에 300Å(30nm)의 반경을 갖는 디벗(22, divot)이 형성된다.
디벗(22, 리세스(recess))의 형성 공정은 도 7을 참조하여 설명되며, 도 7은 도 6(d)의 트랜치 소자 분리 영역의 가장자리(rim)를 확대하여 나타낸 단면도이다.
열 산화에 의해 300Å(30nm)의 막 두께를 가지는 실리콘 산화막(17)이 습식 에칭되는 경우, CVD에 의한 실리콘 산화막인, 절연막(21a)은 약 900Å(90nm)으로 에칭되므로, 상부 표면의 높이는 실리콘 기판(16)의 높이와 같아진다.
그러나, 습식 에칭이 등방적(等方的)이기 때문에, 이는 도 6(e)에 나타난 바와 같이, 결국 디벗(22)이 형성될 때까지, 분리 영역의 가장자리 주위에, 도 7의 파선 1에서 파선 3까지 진행된다.
게이트 산화막과 게이트 전극이 이 상태에서 트랜지스터를 제조하기 위해 형성되는 경우, Andres Bryant의 논문("Characteristic of CMOS Device Isolation for the ULSI Age" IDEM Tech. Dig., P. 671, 1994)에 기재된 바와 같이, 확산층(활성 영역)의 트랜치 측벽부, 특히 전계가 집중되는 코너에 의도하지 않은 트랜지스터가 형성되어 고유 트랜지스터 특성에 험프 및 킹크(hump & kink)로 공지된, 악 영향이 생긴다.
이는 게이트 전극 에칭으로, 게이트 전극 재료가 디벗에 의한 급격한 단차(step difference)에 기인하여 측벽 형태로 디벗내에 남겨져 게이트 전극들 양단에 쇼트가 발생하게 한다.
상술된 바와 같이, 디벗이 통상적인 트랜치 소자 분리 형성 방법으로 상기 분리 영역 주위에 생성되므로, 확산층(활성 영역)의 트랜치 측벽부내에, 특히 전계가 집중되는 코너에 의도하지 않은 트랜지스터가 형성되며, 고유한 트랜지스터 특성에 험프 및 킹크(hump & kink)로 불리는 악영향이 생긴다.
이는 게이트 에칭으로, 게이트 전극 재료가 디벗에 의한 급격한 단차에 기인하여 측벽 형태로 디벗내에 남겨져, 게이트 전극들 양단에 쇼트가 발생하게 한다.
종래 기술의 상술된 문제점을 고려하여, 얕은 트랜치 분리(STI : shallow trench isolation) 형성 동안 반도체 기판 상에 실리콘 산화막을 습식 에칭하여, 반도체 장치의 양품률, 신뢰도 및 생산성을 향상시키기 위해 분리 영역의 제 1 절 연층이 에칭되어 분리 단부 영역에 디벗이 생성되는 것을 방지하는 반도체 장치를 제조하는 방법을 제공하는 것이 본 발명의 목적이다.
본 발명의 다른 목적은 전체의 개시로 명백해질 것이다.
상기 목적을 달성하기 위해, 본 발명은 일반적으로 디벗이 생성될 가능성이 있는 경우 디벗이 생성되는 것을 방지하기 위해 트랜치 가장자리 부분에 절연막을 선택적으로 형성하거나 또는 디벗을 형성하고, 그 후에 게이트 산화막의 형성 전에 디벗을 제거하기 위해 이 디벗에 절연막을 선택적으로 형성한다.
더욱 상세하게는, 본 발명의 한 양태는 (가) 반도체 기판 상에 평탄화를 위한 스톱막을 형성하는 공정과, (나) 소자 분리 영역의 상기 스톱막을 에칭으로 제거하고 또한 상기 반도체 기판을 에칭하여 트랜치를 형성하는 공정과, (다) 상기 반도체 기판 상에 상기 트랜치를 채우도록 제 1 절연막을 형성하는 공정과, (라) 평탄화에 의해 상기 스톱막 상에 상기 제 1 절연막을 제거하는 공정과, (마) 상기 스톱막을 제거하는 공정과, (바) 상기 스톱막을 제거한 후 게이트 산화막을 형성 하기 전에, 제 2 절연막을 형성하는 공정과, (사) 상기 제 2 절연막을 에칭하고, 상기 트랜치의 측벽에 상기 제 2 절연막을 남기는 공정과, (아) 계속하여 상기 트랜치 측벽의 제 2 절연막과 상기 트랜치 상부를 동시에 에칭하는 공정을 포함하는 반도체 장치를 제조하는 방법에 관한 것이다.
본 발명에 따르면, 제 1 및 제 2 절연막은 화학 증기 증착(CVD)에 의해 형성된다.
본 발명에 따르면, 평탄화는 화학 기계적 연마(CMP)에 의해 달성된다.
본 발명에 따르면, 제 2 절연막의 에칭은 등방적 에칭에 의해 수행된다. 바람직하게도, 상기 에칭은 습식 에칭이다.
본 발명에 따르면, 제 2 절연막은 실리콘 산화막이다.
도 1(a) 내지 1(d)는 본 발명의 제 1 실시예의 제조방법을 설명하는 공정단면도.
도 2(a) 내지 2(c)는 본 발명의 제 1 실시예의 제조방법을 설명하는 공정단면도.
도 3은 분리 단부를 나타내는 반도체 기판의 단면도.
도 4(a) 내지 4(d)는 본 발명의 제 2 실시예의 제조방법을 설명하는 공정단면도.
도 5(a) 내지 4(c)는 본 발명의 제 2 실시예의 제조방법을 설명하는 공정단면도.
도 6(a) 내지 6(e)는 통상적인 얕은 트랜치 분리(shallow trench isolation, STI)의 제조방법을 나타내는 공정단면도.
도 7은 상기 분리 단부를 확대하여 나타내는 반도체 기판의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1, 8, 16 : 실리콘 기판 2, 9, 17 : 실리콘 산화막
3, 10, 18 : 실리콘 막 4, 11, 19 : 마스크
5, 12, 20 : 트랜치 6, 6a,13,13a: 제 1 절연막
7,7a,15,15a: 제 2 절연막 14, 22 : 디벗
21, 21a : 절연막
[본 발명의 양호한 실시예]
본 발명의 양호한 실시예가 하기에 설명된다. 상기의 양호한 형태로서, 제 1 절연막이 반도체 기판내에 제공된 트랜치내에 매립되고 얕은 트랜치 분리영역은 평탄화에 의해 형성되는 반도체 장치 제조 방법이 제공된다. 상기 방법에서, 평탄화 및 평탄화를 위한 스톱막 제거 이후, 그리고 게이트 전극 형성 이전, 제 2 절연막이 형성되며, 상기 제 2 절연막은 후속하는 에칭 공정 동안 디벗이 얕은 트랜치 분리 영역 주위에 형성되는 것을 방지하도록 얕은 트랜치 분리 영역의 기판 표면으로부터 돌출되는 제 1 절연막의 측벽 주위에 제 2 절연막을 선택적으로 남기도록 에칭된다.
더욱 상세하게, 반도체 장치 제조 방법이 제공된다. 상기 방법은,
(가) 반도체 기판(도 1의 1) 상에 응력 완화용 절연막(도 1a 참조)으로 실리콘 산화막(도 1의 2)을 통해 평탄화를 위한 스톱막(도 1의 3)을 형성하는 공정과,
(나) 분리 영역내에 스톱막(도 1의 3) 및 실리콘 산화막(도 1의 2)을 에칭에 의해 제거하고 또한, 트랜치(도 1의 5)를 형성하기 위해 반도체 기판(도 1의 1)을 에칭하는 공정 및, 반도체 기판 상에 트랜치(도 1b 참조)를 채우도록 제 1 절연막(도 1의 6)을 형성하는 공정을 포함하며, 상기 방법은 또한
(다) 평탄화(도 1c 참조)에 의해 스톱막(도 1의 3)상에 제 1 절연막(도 1의 6)을 제거하는 공정과,
(라) 스톱막(도 1d 참조)을 제거하는 공정과,
(마) 게이트 산화막(도 2a 참조) 형성 이전 및 스톱막 제거 후 제 2 절연막 (도 2의 7)을 형성하는 공정과,
(바) 에칭(도 2b 참조)에 의해 상기 제 2 절연막을 제거하는 공정, 및
(사) 에칭(도 2c 참조)시 실리콘 산화막(도 1의 2)을 제거하는 공정을 포함한다.
또한, 제 1 절연막이 반도체 기판내에 제공된 트랜치내에 매립되며 얕은 트랜치 분리 영역은 평탄화에 의해 형성되는 반도체 장치 제조 방법이 제공된다. 상기 방법으로, 평탄화 후, 반도체 기판 및 스톱막 사이에 응력 완화용 절연막이 평탄화를 위한 스톱막 제거 후, 그리고 게이트 전극 형성 전에 에칭에 의해 제거되며, 후속으로 제 2 절연막은 후속하는 에칭 공정 동안 디벗이 얕은 트랜치 분리 영역 주위에 형성되는 것을 방지하도록 에칭에 의해 응력 완화용 절연막을 동시에 제거하여 형성된 얕은 트랜치 분리 영역 주위의 디벗을 채우도록 형성된다.
더욱 상세하게, 반도체 장치를 제조하는 방법이 제공되는데, 상기 방법은:
(가) 반도체 기판(도 4의 8) 상에 응력 완화용 실리콘 산화막(도 4의 9)을 통해 평탄화를 위한 스톱막(도 4의 10)을 형성하는 공정(도 4a 참조)과,
(나) 분리 영역내에 스톱막 및 응력 완화용 절연막을 에칭에 의해 제거하고, 트랜치(도 4의 12)를 형성하기 위해 반도체 기판을 에칭하는 공정 및 트랜치(도 4b 참조)를 채우도록 반도체 기판 상에 제 1 절연막을 형성하는 공정과,
(다) 평탄화(도 4c 참조)에 의해 상기 스톱막 상에 제 1 절연막을 제거하는 공정과,
(라) 상기 스톱막(도 4d 참조)을 제거하는 공정과,
(마) 상기 스톱막 (도 5a 참조)을 제거한 후 에칭에 의해 실리콘 산화막(도 4의 9)을 제거하는 공정과,
(바) 공정(마)(도 5b)에 의해 생성된 트랜치 주위에 디벗을 덮도록 제 2 절 연막(도 5의 15)을 형성하는 공정과,
(사) 에칭(도 5c )에 의해 제 2 절연막을 제거하는 공정을 포함한다.
본 발명의 실시예에서, 제 1 및 제 2 절연막은 CVD에 의해서 형성되는 것이 바람직한 반면, 평탄화는 CMP(화학 기계적 연마)에 의해 형성되는 것이 바람직하다. 제 2 절연막은 습식 에칭에 의해 에칭되는 것이 바람직하다.
본 발명의 실시예에서, 얕은 트랜치 분리 영역 주위의 디벗이 게이트 산화막 형성 전에 제거되므로, 트랜지스터 특성에서의 험프 또는 게이트 전극 에칭 시간에서의 잔류 단차(step difference)를 제거하는 것을 가능하게 한다.
[실시예의 상세한 설명]
본 발명의 양호한 실시예가 도면을 참조하여 상세히 설명된다.
[제 1 실시예]
본 발명의 제 1 실시예가 도면의 참조하여 설명된다. 도 1 및 2는 본 발명의 제 1 실시예의 제조 방법을 도시하며 단계별 반도체 기판의 공정 단면도이다. 도 1 및 도 2는 단순하게 도면작성의 편리를 위해 분리되었다.
우선 도 1(a)를 참조하면, 실리콘 산화막(2)은 열 산화에 의해 실리콘 기판 (1)상에 300Å(30nm)의 막 두께로 형성된다. 실리콘 산화막(2)상에서, 소자 분리(본 실시예에서 실리콘 산화막)를 위해 사용되는 절연의 연마 속도보다 작은 CMP에 의한 연마 속도를 갖는, CMP를 위한 스톱막(3)인, 실리콘 질화막은 1000Å (100nm)의 막 두께로 CVD에 의해 형성된다. 처음에 형성된 실리콘 산화막(2)의 역할은 실리콘 기판(1)과 스톱막(3)인 실리콘 질화막 사이에 응력 완화용이다.
공지된 포토리소그래픽 기술에 의한, 마스크(4)는 확산층(활성 영역)으로서 이후에 작용하는 영역내에 선택적으로 형성된다.
스톱막(3)의 일부분 및 실리콘 산화막(2)은 마스크(4)에 의해 소자 분리 영역내에 덮혀지지 않으며, 이방성 에칭에 의해 제거된다. 소자 분리 영역내의 실리콘 기판(1)의 부분은 분리 영역내에 트랜치(5)를 형성하도록 3000Å(300nm)의 깊이로 이방적으로 에칭된다.
트랜치(5) 형성 이후, 마스크(4)는 제거되며, 제 1 절연막(6)인 실리콘 산화막은 반도체 기판의 전체 표면상에 트랜치(5)를 채우도록 CVD 에 의해 4500Å(450 nm)의 막 두께로 형성된다.
그 다음에, CMP 에 의한 평탄화는 도 1(c)에 도시된 바와 같이, 확산층(활성 영역) 상에 스톱막(4)이 완전히 노출될 때까지 수행된다.
CMP 를 통해, 스톱막(3)은 600Å(60nm)에 동일한 막 두께로 또한 연마된다. 사실상, 분리 영역상의 제 1 절연막(6a)의 상부 표면은 스톱막(3)의 상부 표면과 거의 같은 수준의 높이이다.
그 다음에, 스톱막(3)은 도 1(d)에 도시된 바와 같이, 에칭에 의해 제거된다. 이 에칭은 통상 실리콘 산화막에 비례하여 높은 선택비를 갖는 인산에 의해 습식 에칭된다.
그 결과 웨이퍼(기판) 표면으로부터 600Å(60nm)의 높이로 돌출된, 제 1 절연막(6a)이 상기 분리 영역내에 형성된다.
그 다음에, 제 2 절연막(7)인 실리콘 산화막은 반도체 기판 상에 600Å( 60nm)의 막 두께로 형성된다.
600Å(60nm)의 막 두께를 갖는, 제 2 절연막(7)은 도 2(b)에 도시된 바와 같이, 에칭에 의해 제거된다. 에칭 기술로서, 보다 작은 범위로 하층(underlayer)에 손상을 입히는 불화수소산을 기본으로 하는 에칭 용액에 의한 습식 에칭이 본 실시예에서 사용된다.
그러므로, 평면 부분내에, 제 2 절연막(7)이 제거되어, 제 1 실리콘 산화막 (2)만이 남겨진다. 그러나, 분리 영역(제 1 절연막(6a)의 측벽부)의 단부상에, 절연막(7a)이 실리콘 산화막(2)상에 남겨진다.
이 공정은 도 2(a)의 분리 영역의 단부를 확대하여 나타내는 도 3을 참조하여 설명한다.
평면 부분내에, 처음에 형성된 실리콘 산화막(2)을 포함하지 않는, 600Å (60nm)의 막 두께로 제 2 절연막(7)이 형성되는 반면, ()×600 ≒ 850Å(85nm)의 제 2 절연막(7)은 분리 영역의 단부 코너로부터 수평에서 45도인 각으로 형성 된다.
습식 에칭이 600Å(60nm)으로 수행된다면, 평면 부분상에 제 2 절연막(7)이 제거된다. 그러나, 분리 영역의 단부의 각에서, ()×600 - 600Å≒ 250Å(25 nm)의 절연막(7a)은 분리 영역 단부의 코너에 남겨진다.
다음으로, 실리콘 산화막(2)이 도 2 (c)에 도시된 바와 같이, 에칭에 의해 제거된다. 제 1 절연막(6a)이 600Å(60nm)에 의해 에칭된다 하더라도, 제 1 절연막 (6a)의 디벗은 반경 50Å(5nm)이므로 문제를 일으키지 않는다.
그러므로, 실질적으로 게이트 전극의 게이트 산화 또는 형성이 행해지더라도, 트랜지스터 특성의 험프 또는 잔류 게이트 전극 재료의 같은 문제를 일으키지 않는다.
본 실시예에서, 제 2 절연막(7a)은 분리 영역의 단부에 일시적으로 잔류하며 실질적으로 실리콘 산화막(2)은 제거된다. 그러나 이는 단지 설명의 편리를 위한 것이다. 즉, 본 실시예에서, 제 2 절연막(7)은 또한 실제의 제조에서와 같이 산화막이며, 2개의 에칭 작용이 동시에 행해진다면 본질적인 차이가 없다.
[제 2 실시예]
본 발명의 제 2 실시예가 도면을 참조하여 설명된다. 도 4 및 5는 단계 별로 반도체 기판을 제조하는 공정을 도식적으로 도시한 반도체 기판의 단면도이다. 도 4 및 도 5는 단지 도면 작성의 편리를 위해 분리되었다.
우선, 도 4(a)에 도시된 바와 같이, 실리콘 산화막(9)은 열 산화에 의해 실리콘 기판(8)상에 300Å(30nm)의 막 두께로 형성되며, 소자 분리(본 실시예에서 실리콘 산화막)에 사용되는 절연막의 연마 속도보다 낮은 CMP 연마 속도를 갖는, 실리콘 질화막은 실리콘 산화막(9)상에 CMP 스톱막(10)으로서, CMP에 의해 형성된다. 처음에 형성된 실리콘 산화막(9)의 역할은 실리콘 기판(8)과 스톱막(10)인 실리콘 질화막 사이에 응력 완화용이다.
공지된 포토리소그래픽 기술에 의해, 마스크(11)는 확산층(활성 영역)으로서 이후에 작용하는 영역내에 선택적으로 형성된다.
스톱막(10)의 일부분 및 실리콘 산화막(9)은 마스크(4)에 의해 소자 분리 영역내에 덮혀지지 않으며, 이방성 에칭에 의해 제거된다. 소자 분리 영역내의 실리콘 기판(1)의 일부분은 분리 영역내에 트랜치(12)를 형성하기 위해 3000Å(300nm)의 깊이로 이방적으로 에칭된다.
트랜치(12) 형성 이후, 마스크(11)는 제거되며, 제 1 절연막(13)으로서 실리콘 산화막은 트랜치(5)를 채우도록 CVD 에 의해 4500Å(450nm)의 막 두께로 반도체 기판의 전체 표면상에 형성된다.
그 다음, CMP 에 의한 평탄화는 확산층(활성 영역) 상에 스톱막(10)이 완전히 노출될 때까지 수행된다. CMP 를 통해, 스톱막(10)은 600Å(60nm)과 같은 막 두께로 또한 연마된다. 사실상, 분리 영역내의 제 1 절연막(13a)의 상부 표면은 스톱막(10)의 상부 표면과 거의 같은 수준의 높이이다.
그 다음에, 스톱막(10)은 도 4(d)에 도시된 바와 같이, 에칭에 의해 제거된다. 상기 에칭은 실리콘 산화막에 비례하는 선택비를 갖는 인산에 의해 통상 습식 에칭된다. 그 결과 웨이퍼(기판) 표면으로부터 600Å(60nm)의 높이로 돌출되는, 제 1 절연막(13a)이 분리 영역내에 형성된다.
그 다음에, 300Å(30nm)까지 습식 에칭이 도 5(a)에 도시된 바와 같이, 실리콘 산화막을 제거하기 위해 수행된다.
그러므로, 종래 기술을 참조로 설명되는 바와 같이, 트랜치의 측벽부를 노출시키기 위해 분리 영역의 제 1 절연막(13a)의 주위에 반경 300Å(30nm)를 가지는 디벗(14)이 형성된다.
그 다음에, 도 5(b)에 도시된 바와 같이, 바람직하게 실리콘 산화막은 디벗을 채우도록 1000Å(100nm)의 막 두께로 CVD 에 의해 제 2 절연막(15)을 형성한다.
1000Å(100nm)의 막 두께를 가지는, 제 2 절연막(15)은 도 5(b)에 도시된 바와 같이, 에칭에 의해 제거된다. 에칭 기술로서, 보다 작은 범위로 하층 (underlayer)에 손상을 입히는 불화수소산을 기본으로 하는 에칭 용액에 의한 습식 에칭이 본 실시예에 사용된다.
디벗(14)이 있는 분리 영역의 제 1 절연막(13a)의 가장자리에, 제 2 절연막 (15a)이 남겨지며, 디벗이 없는 얕은 트랜치 분리(divot-free shallow trench isolation)(STI)가 실현된다. 그러므로 본 실시예에서, 험프 또는 게이트 전극의 단 잔류를 방지할 수 있다.
본 발명에 따르면, 얕은 트랜치 분리 영역의 가장자리에 디벗이 제거되므로, 이는 트랜지스터의 전기적인 특성에 영향을 미치는 험프 또는 킹크와 같은, 악영향을 방지할 수 있다. 게다가, 게이트 에칭시 다른 상태로 생성되는 측벽 형태의 에칭 잔류물이 제거되어 양품률 및 신뢰도를 향상시킨다.

Claims (13)

  1. 반도체 장치 제조 방법에 있어서,
    (가) 반도체 기판 상에 평탄화를 위한 스톱막을 형성하는 공정과,
    (나) 소자 분리 영역의 상기 스톱막을 에칭에 의해 제거하고 또한 상기 반도체 기판을 에칭하여 트랜치를 형성하는 공정과,
    (다) 상기 반도체 기판 상에 제 1 절연막을 형성하여 상기 트랜치를 매립하는 공정과,
    (라) 평탄화에 의해 상기 스톱막 상에 상기 제 1 절연막을 제거하는 공정과,
    (마) 상기 스톱막을 제거하는 공정과,
    (바) 상기 스톱막을 제거한 후, 게이트 산화막을 형성하기 전에, 제 2 절연막을 형성하는 공정과,
    (사) 상기 제 2 절연막을 에칭하고, 상기 트랜치의 측벽에 상기 제 2 절연막을 남기는 공정과,
    (아) 계속하여 상기 트랜치 측벽의 제 2 절연막과 상기 트랜치 상부를 동시에 에칭하는 공정을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  2. 제 1 항에 있어서, 상기 제 1 및 제 2 절연막들은 화학 증기 증착(CVD : chemical vapor deposition)에 의해 형성되는, 반도체 장치 제조 방법.
  3. 제 1 항에 있어서, 상기 평탄화는 화학 기계적 연마(CMP : chemical mechanical polishing)에 의해 달성되는, 반도체 장치 제조 방법.
  4. 제 2 항에 있어서, 상기 제 2 절연막의 에칭은 등방적 에칭에 의해 수행되는, 반도체 장치 제조 방법.
  5. 제 3 항에 있어서, 상기 에칭은 습식 에칭인, 반도체 장치 제조 방법.
  6. 제 4 항에 있어서, 상기 제 2 절연막은 실리콘 산화막인, 반도체 장치 제조방법.
  7. 제 1 절연막이 반도체 기판내에 제공된 트랜치내에 매립되고 트랜치 소자 분리 영역들이 평탄화에 의해 형성되는 반도체 장치 제조 방법에 있어서, 트랜치내에 제 1 절연막을 매립하여 평탄화하고, 평탄화 및 평탄화를 위한 스톱막 제거 후, 그리고 게이트 전극 형성 전, 제 2 절연막이 형성되고, 상기 제 2 절연막은 후속하는 에칭 공정 동안 트랜치 분리 영역 주위에 디벗(divot)이 형성되는 것을 방지하도록, 트랜치 소자 분리 영역의 기판 표면으로부터 돌출된 상기 제 1 절연막의 측벽 주위에 상기 제 2 절연막을 선택적으로 남기도록 에칭되는, 반도체 장치 제조 방법.
  8. 제 1 절연막이 반도체 기판내에 제공되는 트랜치내에 매립되고 트랜치 소자 분리 영역들이 평탄화에 의해 형성되는 반도체 장치 제조 방법에 있어서, 트랜치내에 제 1 절연막을 매립하여 평탄화하고, 평탄화 및 평탄화를 위한 스톱막 제거 후,그리고 게이트 전극 형성 전, 반도체 기판 및 상기 스톱막 사이의 응력 완화용 절연막이 에칭에 의해 제거되고, 후속하여 제 2 절연막은 후속하는 에칭 공정 동안 트랜치 분리 영역 주위에 디벗(divot)이 형성되는 것을 방지하도록, 에칭에 의해 응력 완화 절연막의 제거시 형성된 얕은 트랜치 분리(STI) 영역 주위의 디벗을 채우도록 형성되는, 반도체 장치 제조 방법.
  9. 반도체 장치 제조 방법에 있어서,
    (가) 반도체 기판상에 응력 완화용 절연막을 통해 평탄화를 위한 스톱막을 형성하는 공정과,
    (나) 에칭에 의해 분리 영역내의 응력 완화용 절연막과 상기 스톱막을 제거하며 또한 트랜치를 형성하기 위해 상기 반도체 기판을 에칭하는 공정과,
    (다) 상기 반도체 기판상에 상기 트랜치를 채우도록 제 1 절연막을 형성하는 공정과,
    (라) 평탄화에 의해 상기 스톱막 상에 제 1 절연막을 제거하는 공정과,
    (마) 상기 스톱막을 제거하는 공정과,
    (바) 상기 스톱막을 제거한 후 그리고 게이트 산화막을 형성하기 전, 제 2 절연막을 형성하는 공정과,
    (사) 분리 영역의 단부에서 제 1 절연막의 코너에 상기 제 2 절연막의 일부를 남기기 위해 에칭에 의해 상기 제 2 절연막을 제거하는 공정과,
    (아) 상기 응력 완화용 절연막을 에칭으로 제거하는 공정을 구비하는 반도체 장치 제조방법.
  10. 반도체 장치 제조 방법에 있어서,
    (가) 반도체 기판상에 응력 완화용 절연막을 통해 평탄화를 위한 스톱막을 형성하는 공정과,
    (나) 분리 영역의 상기 스톱막 및 응력 완화용 절연막을 에칭으로 제거하며 또한 트랜치를 형성하기 위해 상기 반도체 기판을 에칭하는 공정과,
    (다) 상기 반도체 기판상에 상기 트랜치를 채우도록 제 1 절연막을 형성하는 공정과,
    (라) 평탄화에 의해 상기 스톱막상에 상기 제 1 절연막을 제거하는 공정과,
    (마) 상기 스톱막을 제거하는 공정과,
    (바) 상기 스톱막을 제거한 후에 에칭으로 상기 응력 완화용 절연막을 제거하는 공정과,
    (사) 전체 기판 표면상에 분리 영역의 단부에 디벗을 채우도록 제 2 절연막을 형성하는 공정과,
    (아) 에칭으로 상기 제 2 절연막을 제거하는 공정을 구비하는 반도체 장치 제조 방법.
  11. 제 7 항에 있어서, 상기 제 1 및 제 2 절연막은 화학 증기 증착(CVD) 방법으로 형성되는, 반도체 장치 제조 방법.
  12. 제 7 항에 있어서, 상기 평탄화는 화학 기계적 연마(CMP)로 행해지는 반도체 장치 제조 방법.
  13. 제 7 항에 있어서, 상기 제 2 절연막의 에칭은 습식 에칭으로 행해지는 반도체 장치 제조 방법.
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