KR100317716B1 - 트랜치를 이용한 소자분리 방법 - Google Patents
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Abstract
본 발명은 반도체 기판 위에 질화막을 선택적으로 형성하고, 필드 산화영역의 반도체 기판을 소정 깊이로 식각하고 전면에 실리콘 산화물을 적층하고, 질화막이 증착된 반도체 기판을 등방성 식각하여 트랜치의 내측 모서리를 집중적으로 제거하고, 역트랜치를 형성하고, 소자영역 위에 적층된 실리콘 산화물을 이방성 식각하여 제거하고, 필드 산화영역에 잔류하는 실리콘 산화물을 CMP 공정으로 평탄화하고 질화막을 제거하여 최종적으로 반도체 소자를 트랜치로 분리하는 것이다.
따라서, 트랜치가 형성된 실리콘 기판 위에 형성되는 실리콘 산화물의 CMP 공정에 의한 프로파일 및 평탄도를 향상시켜 실리콘 산화 막질의 TDDB(Time Dependent Dielectric Breakdown)의 수명을 증대시킬 수 있으며, 실리콘 기판 위에 형성되는 반도체 소자의 불량율을 감소시킬 수 있는 효과를 얻을 수 있다.
Description
본 발명은 트랜치를 이용한 소자분리 방법에 관한 것으로, 더욱 상세하게는 트랜치가 형성된 실리콘 기판 위에 형성되는 실리콘 산화물의 CMP 공정에 의한 프로파일 및 평탄도를 향상시킬 수 있는 소자분리 방법에 관한 것이다.
반도체 집적회로의 제작시에 반도체 기판을 반도체 소자가 형성되는 소자영역(active region)과, 이 소자영역과 다른 소자영역을 필드산화 유전물질 등으로 분리하는 공정이 필요하다.
필드산화 유전물질은 일반적으로 실리콘 산화막을 의미한다. 비록 다양한 필드 산화막 형성방법이 개발되고 있으나, 일반적으로 LOCOS(Locakized Oxidation of Silicon) 방법이 널리 사용되고 있다. LOCOS 방법에서는 산소나 수증기의 확산에 대하여 큰 저지효과를 갖는 막(예를들면 질화 실리콘막)을 마스크로하여 반도체 기판 위에 소자영역과 필드 산화영역을 형성하고, 이들 영역에서의 열산화막 성장속도의 차이를 이용하여 선택적으로 필드 산화영역에만 두꺼운 산화 실리콘막을 형성한다.
이러한 LOCOS 방식은 공정이 간단하다는 효과가 있으나, 최종 생산된 반도체 소자의 효율이 저하되는 문제가 있었다.
LOCOS 방식에서의 효율저하의 가장 큰 이유중의 하나는 버드 빅(Bird Beak) 현상, 즉 필드 산화영역이 질화 실리콘막 하부로 침투하므로써 사용가능한 소자영역을 축소시키는 것이다. 필드 산화막을 형성하는데 부딪치는 다른 문제는 소자영역의 모서리에서 이탈에 의해 유기된 응력(sterss) 및 인접 필드층과의 상대적인 비평탄화 등을 유발한다는 것이다. 소자영역에서의 비평탄화 영역은 게이트 산화막의 열화 즉, 잔여 영역에 대한 전도층 형성을 어렵게 하는 원인이 된다. 이러한 문제를 해결하기 위한 방법이 제시되고 있으나, 제시된 방법을 행하는데에는 상당히 복잡한 공정 및 가격 상승을 유발한다는 문제가 있다.
이러한 문제를 해결하기 위하여 다른 소자 분리방법, 즉 트랜치(Trench)를 이용한 소자분리 방법이 제안되고 있다.
트랜치를 이용한 분리방법은 도 1a에 도시된 바와 같이, 질화막(2)이 형성되어 있는 실리콘 기판(1)의 소정영역을 소정 깊이 이상 에칭하여 트랜치(5)를 형성하고, 실리콘 산화물(6) 등을 트랜치(5) 내부에 증착하여 소자영역(3)간을 충분히 분리할 수 있을 정도로 두껍게 형성한 후, 도 1b에 도시된 바와 같이, 분리된 소자영역(3) 위에 형성된 실리콘 산화물(6)을 식각공정으로 제거한다. 일반적으로 질화막(2)의 아래에는 변형에 의한 결정결함이 발생하는 것을 방지하기 위하여 패드 산화막(미도시됨)이 형성된다.
한편, 트랜치(5)가 형성된 실리콘 기판(1)의 표면 형상을 따라 증착되는 실리콘 산화물(6)은 평탄도가 매우 불량하므로 도 1c에 도시된 바와 같이, CMP(chemical mechanical polishing) 공정으로 평탄화한다.
이어서, 분리된 소자영역(3)의 질화막(2) 및 패드 산화막(1)을 등방성 식각공정으로 제거하여 소자 분리공정을 완료한다.
이러한 트랜치 분리방법은 LOCOS 방법에 비하여 집적화가 용이하며, 버드 빅 현상이 발생하지 않는다는 장점이 있어 각광받고 있다.
미설명부호 4는 필드 산화영역을 나타낸다.
그런데 이와 같은 종래의 트랜치 분리방법은 트랜치(5)가 형성된 실리콘 기판(1) 위에 형성되는 실리콘 산화물(6)의 프로파일(profile)이 날카로운 상태에서 CMP 공정이 수행됨으로 인해 도 1c에 도시된 바와 같이, CMP 공정에 의해 실리콘산화물(6)의 가장자리, 즉, 질화막(2)과의 경계부근의 평탄도가 매우 불량하게 나타나는 문제가 야기되었다.
즉, 산화막에 전계를 인가하고 나서 절연파괴되기까지의 시간으로 산화막의 막질을 평가하는 TDDB(Time Dependent Dielectric Breakdown)의 수명을 단축시키는 단점이 있다.
이처럼 소자분리 공정에 의해 평탄도가 불량하게 된 실리콘 기판(1) 위에 반도체 소자, 예를 들어 MOS 트랜지스터를 형성하고자 한다면 게이트 산화막 및 게이트 라인의 증착두께가 정확하게 정의되지 못해 반도체 소자의 불량을 초래하게 된다.
따라서 본 발명은 이와 같은 종래의 문제점을 해결하기 위한 것으로, 트랜치를 이용한 소자분리 방법에 있어서, 트랜치가 형성된 실리콘 기판 위에 형성되는 실리콘 산화물의 CMP 공정에 의한 프로파일 및 평탄도를 향상시켜 실리콘 산화 막질의 TDDB(Time Dependent Dielectric Breakdown)의 수명을 증대시킬 수 있으며, 실리콘 기판 위에 형성되는 반도체 소자의 불량율을 감소시킬 수 있는 트랜치를 이용한 소자분리 방법을 제공하는데 그 목적이 있다.
이와 같은 목적을 실현하기 위한 본 발명은 트랜치를 이용한 소자분리 방법에 있어서, 반도체 기판 위에 질화막을 선택적으로 형성하여 소자영역과 필드 산화영역을 구분하는 단계와, 필드 산화영역의 반도체 기판을 소정 깊이로 식각하여 트랜치를 형성하는 단계와, 반도체 기판 전면에 실리콘 산화물을 적층하는 단계와,실리콘 산화물 위에 얇은 두께의 질화막을 증착하는 단계와, 질화막이 증착된 반도체 기판을 등방성 식각하여 질화막이 상대적으로 얇게 증착된 트랜치의 내측 모서리를 집중적으로 제거하는 단계와, 반도체 기판 위에 PR을 도포하여 필드 산화영역 위에 PR을 역트랜치 형상으로 형성하고, 소자영역 위에 적층된 실리콘 산화물을 이방성 식각하여 제거하는 단계와, 필드 산화영역에 잔류하는 실리콘 산화물을 CMP 공정으로 제거하여 평탄화하는 단계와, 소자영역 위에 형성된 질화막을 제거하는 단계를 포함한다.
본 발명의 목적과 여러 가지 장점은 이 기술 분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 아래에 기술되는 발명의 바람직한 실시예로부터 더욱 명확하게 될 것이다.
도 1a 내지 1d는 종래의 소자분리 공정을 순차적으로 도시한 단면도,
도 2a 내지 2h는 본 발명에 따른 소자분리 공정을 순차적으로 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
10 ; 실리콘 기판 12 ; 소자영역
14 ; 필드 산화영역 16 ; 제 1 질화막
18 ; 제 1 트랜치 20 ; 실리콘 산화물
22 ; 제 2 질화막 24 ; 모서리
26 ; 제 2 트랜치 30 ; PR
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세하게 설명한다.
도 2는 본 발명에 따른 소자분리 공정을 순차적으로 도시한 단면도이다.
본 발명은 도 2a에 도시된 바와 같이, 반도체 기판 위에 제 1 질화막(16)을 선택적으로 형성하여 소자영역(12)과 필드 산화영역(14)을 구분한다. 반도체 기판으로는 실리콘 기판(10)을 예로 들수 있다.
실리콘 기판(10)과 제 1 질화막(16) 사이에는 변형에 의한 결정결함이 발생하는 것을 방지하기 위하여 패드 산화막(미도시됨)을 형성할 수 있다.
제 1 질화막(16)은 통상적으로 저압 화학기상증착 공정으로 증착될 수 있으며, 통상적인 리소그래피공정에 의해 필드 산화영역(14) 상부는 제거되고, 소자영역(12) 상부만이 제 1 질화막(16)이 형성되어 후속공정의 마스크 역할을 하게 된다.
이어서, 제 1 질화막(16)을 마스크로 이용하여 필드 산화영역(14)에 해당하는 실리콘 기판(10)을 식각하여 소자영역(12)간을 충분히 분리할 수 있을 정도의 충분한 깊이를 갖는 제 1 트랜치(18)를 형성한다.
이어서, 제 1 트랜치(18)가 형성된 실리콘 기판(10) 전면에 산화 유전물질을 적층한다. 통상적으로 산화 유전물질로는 실리콘 산화물(20)이 적당하며, 소자영역(12)간을 충분히 분리할 수 있을 정도로 두껍게 형성한다. 이렇게 적층된 실리콘 산화물(20)의 프로파일은 제 1 트랜치(18)가 형성된 실리콘 기판(10)의 표면형상을 따라 비슷하게 형성된다.
이어서, 도 2b에 도시된 바와 같이, 제 2 트랜치(26)가 형성된 프로파일을 갖는 실리콘 산화물(20) 전면에 제 2 질화막(22)을 얇은 두께로 증착한다. 특히, 통상적인 방법으로 제 2 질화막(22)을 증착하면 제 2 트랜치(26)의 내측 모서리(24)에는 제 2 질화막(22)이 거의 증착되지 않거나, 제 2 질화막(22)이 증착되는 다른 부위에 비해 상대적으로 얇게 증착된다. 본 발명의 실시예에서 제 2 트랜치(26)의 내측 모서리(24)에는 제 2 질화막(22)이 거의 증착되지 않은 조건을 유지해야 한다. 이를 위해, 제 2 질화막(22)을 소정 두께로 증착한 후 제 2 트랜치(26)의 내측 모서리(24)에 증착된 제 2 질화막(22)이 제거될 때가지 등방성 식각공정으로 제 2 질화막(22)을 식각하는 방법을 사용할 수 있다. 한편, 본 발명에서는 제 2 질화막(22)으로 한정될 필요는 없으며, 실리콘 산화물(10)과 식각 선택비가 우수한 다른 막질 예컨대, 폴리 실리콘 등을 사용할 수도 있다.
이어서, 도 2c에 도시된 바와 같이, 제 2 질화막(22)이 증착된 실리콘 산화물(20)을 등방성 식각한다. 등방성 식각에 의해 제 2 질화막(22)이 상대적으로 얇게 증착되거나, 거의 제거된 제 2 트랜치(26)의 내측 모서리(24)에서 등방성 식각이 집중적으로 이루어진다. 이때 등방성 식각은 제 2 트랜치(26)의 내측 모서리(24)의 양측 폭이 필드 산화영역(14)의 폭과 동일하거나 비슷해질때까지 진행되는 것이 바람직하다. 반면에 제 2 질화막(22)이 증착된 소자영역(12) 및 제 2 트랜치(26)의 측면은 제 2 질화막(22)에 의해 보호되어 실리콘 산화물(20)이 제거되지 않는다. 한편 식각공정 후 세정공정으로 제 2 트랜치(26)의 모서리(24)에 잔류하는 산화물 등의 잔류물을 제거하는 것이 바람직하며, 세정공정으로는 메가소닉(megasonic) 공정과 스핀 공정을 이용할 수 있다.
이어서, 도 2d에 도시된 바와 같이, 제 2 트랜치(26)의 내측 모서리(24)가 식각에 의해 제거된 실리콘 산화물(20) 위에 PR(30)을 도포하여 통상적인 리소그래피 공정으로 필드 산화영역(14) 위에 도포된 PR(30)을 역트랜치(reverse trench) 형상으로 형성한다. 즉, PR(30)은 제거된 제 2 트랜치(26)의 내측 모서리(24)에 충진된 상태로 제 2 트랜치(26) 상부, 더욱 정확하게 표면하면, 필드 산화영역(14) 상부에만 존재하고 소자영역(12) 상부에 존재하는 PR(30)은 현상공정에 의해 제거되어 제 2 질화막(22)이 노출된다.
이어서, 도 2e에 도시된 바와 같이, 이방성 식각공정으로 PR(30)이 제거된 영역, 즉 소자영역(12)에 해당하는 제 2 질화막(22) 및 실리콘 산화물(20)을 제거하여 제 1 질화막(16)이 노출되도록 한다. 이어서, PR(30)을 제거하면 제 2 트랜치(26)의 모서리(24) 상부에 존재하는 구조물들은 자동으로 절단된다. 즉, 선행 공정을 통해서 알 수 있듯이 필드 산화영역(14)의 폭과 비슷하게 제 2 트랜치(26)의 모서리(24)가 확장되어 그 내부에 PR(30)이 충진되어 있으므로 필드 산화영역(14)의 모서리(24) 위에 형성된 제 2 질화막(22) 및 실리콘 산화물(20)은 모서리(24)에 충진된 PR(30)에 의해 절단되는 결과가 되어 도 2f에 도시된 바와 같은 형상을 갖게된다. 이처럼 절단된 필드 산화영역(14) 상부의 형상은 제 2 트랜치(26)의 형상과는 다르게 균일한 상태를 유지하게 된다.
이어서, 도 2g에 도시된 바와 같이, 필드 산화영역(14)의 실리콘 산화물(20)이 균일한 높이로 절단된 상태에서 CMP 공정으로 소자영역(12)과 필드 산화영역(14)의 단차를 평탄화시킨다. 이와 같이 수행되는 CMP 공정은 종래와 같은 문제점을 발생시키지 않는다.
즉, 제 1 트랜치(18)가 형성된 실리콘 기판(10)의 형상을 따라 적층됨으로 인해 필드 산화영역(14) 상부에 형성되는 실리콘 산화물(20)의 프로파일이 불균일해 CMP 공정에 의해 실리콘 산화물(20)의 가장자리, 즉, 제 1 질화막(16)과의 경계부근의 평탄도가 불량하게 나타날 염려가 없다.
이어서, 도 2h에 도시된 바와 같이, 소자영역(12) 위에 형성된 제 1 질화막(16)을 제거하여 소자분리 공정을 완료한다.
이상, 상기 내용은 본 발명의 바람직한 일실시예를 단지 예시한 것으로 본 발명의 당업자는 본 발명의 요지를 변경시키지 않고 본 발명에 대한 수정 및 변경할 수 있음을 인지해야 한다.
상술한 바와 같이 본 발명에 따르면, 트랜치를 이용한 소자분리 방법에 있어서, 트랜치가 형성된 실리콘 기판 위에 형성되는 실리콘 산화물의 CMP 공정에 의한 프로파일 및 평탄도를 향상시켜 실리콘 산화 막질의 TDDB(Time Dependent Dielectric Breakdown)의 수명을 증대시킬 수 있으며, 실리콘 기판 위에 형성되는 반도체 소자의 불량율을 감소시킬 수 있는 효과를 얻을 수 있다.
Claims (5)
- 트랜치를 이용한 소자분리 방법에 있어서,반도체 기판 위에 제 1 질화막을 선택적으로 형성하여 소자영역과 필드 산화영역을 구분하는 단계와;상기 필드 산화영역의 반도체 기판을 소정 깊이로 식각하여 제 1 트랜치를 형성하는 단계와;상기 반도체 기판 전면에 산화 유전물질을 적층하여 제 2 트랜치를 형성하는 단계와;상기 제 2 트랜치가 형성된 산화 유전물질 위에 얇은 두께의 제 2 질화막을 증착하는 단계와;상기 제 2 질화막이 증착된 반도체 기판을 등방성 식각하여 제 2 질화막이 상대적으로 얇게 증착된 제 2 트랜치의 내측 모서리를 집중적으로 제거하는 단계와;상기 반도체 기판 위에 PR을 도포하고 현상공정으로 상기 필드 산화영역 상부의 PR을 역트랜치 형상으로 형성하는 단계와;상기 PR이 제거된 상기 소자영역 위에 적층된 상기 실리콘 산화물을 이방성 식각하여 제거하는 단계와;상기 제 2 트랜치의 모서리까지 충진된 상기 PR을 제거하여 상기 모서리 위에 존재하는 구조물을 제거하는 단계와;상기 필드 산화영역에 잔류하는 상기 실리콘 산화물을 CMP 공정으로 제거하여 평탄화하는 단계와;상기 소자영역 위에 형성된 상기 제 1 질화막을 제거하는 단계를 포함하는 트랜치를 이용한 소자분리 방법.
- 제 1 항에 있어서, 상기 트랜치의 내측 모서리를 등방석 식각 하는 공정은상기 트랜치의 내측 모서리의 양측 폭이 상기 필드 산화영역의 폭과 동일하거나 비슷해질때까지 진행되는 것을 특징으로 하는 트랜치를 이용한 소자분리 방법.
- 제 2 항에 있어서, 상기 트랜치의 내측 모서리를 식각한 후 트랜치의 모서리에 잔류하는 잔류물을 제거하는 세정공정이 부가되는 것을 특징으로 하는 트랜치를 이용한 소자분리 방법.
- 제 3 항에 있어서, 상기 세정공정으로는 메가소닉(megasonic) 공정과 스핀 공정으로 이루어지는 것을 특징으로 하는 트랜치를 이용한 소자분리 방법.
- 제 1 항에 있어서, 상기 산화 유전 물질은 실리콘 산화물인 것을 특징으로 하는 트랜치를 이용한 소자분리 방법.
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-
1999
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