KR20040004988A - 반도체 소자의 소자분리막 형성방법 - Google Patents

Abstract

본 발명은 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 반도체 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막을 패터닝하여 소자분리 영역에 해당하는 기판 영역을 노출시키는 단계; 상기 노출된 기판 영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치가 완전 매립되도록 기판 결과물 상에 HDP 산화막을 증착하는 단계; 상기 패드질화막이 노출될 때까지 상기 HDP 산화막을 CMP하는 단계; 상기 패드질화막과 패드산화막을 습식 식각하여 제거하는 단계; 상기 기판 결과물 상에 산화막을 증착하는 단계; 및 상기 산화막의 표면을 습식 식각하는 단계를 포함한다. 본 발명에 따르면, 소자분리막의 형성 후에 산화막 증착 및 습식 식각을 통해 소자분리막 상단 가장자리에서의 깊은 골을 제거해주기 때문에 상기 깊은 골에 기인하는 소자 특성 저하를 방지할 수 있다.

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ISOLATION LAYER OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성시에 소자분리막 상단 가장자리에서 발생되는 깊은 골을 제거하기 위한 방법에 관한 것이다.

반도체 기술의 진보와 더불어, 반도체 소자의 고속화, 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다.

여기서, 기존의 소자분리막은 로코스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로코스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에 새부리 형상의 버즈-빅(bird's-beak)을 갖기 때문에 소자 형성 면적을 줄이는 단점이 있다.

따라서, 상기 로코스 공정을 대신해서 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법이 제안되었고, 상기 STI 공정에 따른 소자분리막은 작은 폭을 가지면서 우수한 소자분리 특성을 갖는 바, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.

이하, 종래 기술에 따른 STI 공정을 이용한 소자분리막 형성방법을 간략하게 설명하도록 한다.

먼저, 반도체 기판 상에 패드산화막과 패드질화막을 차례로 형성한 후, 상기 막들을 패터닝하여 소자분리 영역에 해당하는 기판 영역을 노출시키고, 그런다음, 노출된 기판 영역을 식각하여 트렌치를 형성한다.

이어서, 트렌치가 매립되도록 기판의 전 영역 상에 HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 방식을 통해 산화막(이하, HDP 산화막)을 증착한 후, 상기 패드질화막이 노출될 때까지 상기 HDP 산화막의 표면을 CMP(ChemicalMechanical Polishing)한다.

그리고나서, 습식 식각 및 세정을 통해 상기 패드질화막과 패드산화막을 제거하고, 이 결과로서, 트렌치형의 소자분리막 형성을 완성한다.

그러나, 종래의 STI 공정을 이용한 소자분리막 형성방법에 따르면, 패드질화막 및 패드산화막을 제거하기 위한 습식 식각 공정에서, 도 1에 도시된 바와 같이, 소자분리막(2)의 상단 가장자리에 깊은 골(edge moat : A)이 발생됨으로써, 상기 깊은 골(A)에 의해 소자의 문턱 전압 특성이 변화되는 등 소자 특성 저하가 야기된다.

여기서, 상기 깊은 골은 산화막 종류에 따른 식각 속도의 차이에 기인하여 발생되는 것이며, 이러한 깊은 골은 소자분리막의 상단 가장자리에 전계 집중을 유발하고, 아울러, 내부에 여러 불순물이 잔존되어 후속에서 디펙트를 유발하게 되어, 결국, 소자 특성 저하를 야기하게 된다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 소자분리막 상단 가장자리에서의 깊은 골 발생에 기인하는 소자 특성 저하를 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.

도 1은 종래의 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법에서의 문제점을 설명하기 위한 단면도.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

21 : 반도체 기판 22 : 패드산화막

23 : 패드질화막 24 : 트렌치

25 : HDP 산화막 26 : 산화막

30,30a : 소자분리막 A : 깊은 골

상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막을 패터닝하여 소자분리 영역에 해당하는 기판 영역을 노출시키는 단계; 상기 노출된 기판영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치가 완전 매립되도록 기판 결과물 상에 HDP 산화막을 증착하는 단계; 상기 패드질화막이 노출될 때까지 HDP 산화막을 CMP하는 단계; 상기 패드질화막과 패드산화막을 습식 식각하여 제거하는 단계; 상기 기판 결과물 상에 산화막을 증착하는 단계; 및 상기 산화막의 표면을 습식 식각하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.

여기서, 상기 산화막의 표면을 습식 식각하는 단계는 HF, HNO₃+HF 또는 BOE 케미컬 중의 어느 하나를 사용하여 수행한다.

본 발명에 따르면, 소자분리막의 형성 후에 산화막 증착 및 습식 식각을 통해 소자분리막 상단 가장자리에서의 깊은 골을 제거해주기 때문에 상기 깊은 골에 기인하는 소자 특성 저하를 방지할 수 있다.

(실시예)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.

도 2a를 참조하면, 반도체 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 차례로 형성한다. 그런다음, 소자분리 영역에 해당하는 기판 영역이 노출되도록 공지의 포토리소그라피 공정에 따라 상기 패드질화막(23)과 패드산화막(22)을 패터닝하고, 연속해서, 노출된 기판 영역을 소정 깊이 만큼 건식 식각하여 트렌치(24)를 형성한다.

도 2b를 참조하면, 식각 데미지(etch damage)를 회복시키기 위해 상기 기판 결과물에 대해 산화 공정을 진행한다. 그런다음, 상기 트렌치(24)를 완전 매립하도록 상기 트렌치(24)를 포함한 패드질화막(23) 상에 두껍게 HDP 산화막(25)을 증착한다.

도 2c를 참조하면, 패드질화막(23)이 노출될 때까지 상기 HDP 산화막의 표면을 CMP하고, 연이어, 습식 식각 공정으로 상기 패드질화막과 패드산화막을 식각 제거하여 트렌치형의 소자분리막(30)을 형성한다.

이때, 상기 패드질화막과 패드산화막의 습식 식각 과정에서, 도시된 바와 같이, 소자분리막(30)의 상단 가장자리에 깊은 골(A)이 발생된다.

도 2d를 참조하면, 상기 기판 결과물 상에 깊은 골을 매립시킬 수 있을 정도의 두께로 산화막(26)을 증착하고, 그런다음, 상기 산화막(26)의 표면을 HF, HNO₃+HF 또는 BOE(Buffered Oxide Etchant : HF+NH₄F) 케미컬을 이용하여 습식 식각함으로써 상기 깊이 골이 제거된 최종적인 소자분리막(30a)을 형성한다.

여기서, 상기 최종적인 소자분리막(30a)은 그 상단 가장자리에 깊은 골이 없으므로, 상기 골 내의 불순물 흡착에 기인하는 결함 발생은 일어나지 않으며, 특히, 제조 완료된 소자에서 문턱 전압 변동 및 전계 집중 등에 의한 소자 특성 저하를 유발하지 않는다.

이상에서와 같이, 본 발명은 패드질화막 및 패드산화막의 습식 식각후에 재차 산화막의 증착 및 습식 식각을 행하여 상기 패드질화막 및 패드산화막의 습식식각시에 소자분리막 상단 가장자리에서 발생된 깊은 골을 제거해 줌으로써, 상기 깊은 골 발생에 기인하는 소자 특성 저하를 방지할 수 있으며, 아울러, 불순물 흡착을 방지할 수 있다.

따라서, 본 발명의 소자분리막 자체의 신뢰성을 확보할 수 있으며, 특히, 비정상적인 소자 동작의 유발을 방지할 수 있어서 소자 신뢰성도 확보할 수 있다.

기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (2)

1. 반도체 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계;

   상기 패드질화막과 패드산화막을 패터닝하여 소자분리 영역에 해당하는 기판 영역을 노출시키는 단계;

   상기 노출된 기판 영역을 식각하여 트렌치를 형성하는 단계;

   상기 트렌치가 완전 매립되도록 기판 결과물 상에 HDP 산화막을 증착하는 단계;

   상기 패드질화막이 노출될 때까지 상기 HDP 산화막을 CMP하는 단계;

   상기 패드질화막과 패드산화막을 습식 식각하여 제거하는 단계;

   상기 기판 결과물 상에 산화막을 증착하는 단계; 및

   상기 산화막의 표면을 습식 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
2. 제 1 항에 있어서, 상기 산화막의 표면을 습식 식각하는 단계는

   HF, HNO₃+HF 및 BOE 케미컬로 구성된 그룹으로부터 선택되는 어느 하나를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.