KR100861290B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents

Abstract

본 발명은 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 실리콘 기판 상에 패드산화막 및 패드질화막을 차례로 형성하는 단계; 상기 패드질화막 및 패드산화막을 패터닝하여 소자분리 영역에 해당하는 기판 부분을 노출시키는 단계; 상기 노출된 기판 부분을 식각하여 트렌치를 형성하는 단계; 상기 트렌치가 형성된 기판 결과물을 산화시켜 희생산화막을 형성하는 단계; 상기 희생산화막 상에 선형질화막을 증착하는 단계; 상기 트렌치가 매립되도록 선형질화막 상에 제1HDP 산화막을 증착하는 단계; 상기 트렌치 상단 가장자리의 선형질화막 부분이 노출될 때까지 상기 제1HDP 산화막을 식각하는 단계; 상기 노출된 선형질화막 부분을 식각 제거하는 단계; 상기 노출된 선형질화막 부분이 제거된 기판 결과물 상에 제2HDP 산화막을 증착하는 단계; 상기 패드질화막이 노출될 때까지 상기 제2HDP 산화막을 CMP하는 단계; 및 상기 패드질화막과 패드산화막을 제거하는 단계;를 포함한다. 본 발명에 따르면, 모트 발생 원인을 제거한 상태로 패드질화막 및 패드산화막의 식각을 행하기 때문에 소자분리막 상단 가장자리에서 모트가 발생되는 것을 방지할 수 있으며, 그래서, 공정 마진 및 소자 특성 저하를 방지할 수 있다.

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ISOLATION LAYER OF SEMICONDUCTOR DEVICE}

도 1a 내지 도 1e는 종래의 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정별 단면도.

도 2a 내지 도 2g는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

21 : 실리콘 기판 22 : 패드산화막

23 : 패드질화막 24 : 트렌치

25 : 희생산화막 26 : 선형질화막

27 : 제1HDP 산화막 28 : 제2HDP 산화막

30 : 소자분리막

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법에 관한 것이다.

반도체 기술의 진보와 더불어, 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다.

여기서, 기존의 소자분리막은 로코스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로코스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에 새부리 형상의 버즈-빅(bird's-beak)을 갖기 때문에 소자 형성 영역의 면적을 줄이게 되는 단점이 있다.

따라서, 상기 로코스 공정을 대신해서 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법이 제안되었고, 상기 STI 공정에 따른 소자분리막은 작은 폭을 가지면서 우수한 소자분리 특성을 갖는 바, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.

이하에서는 도 1a 내지 도 1e를 참조하여 종래의 STI 공정을 이용한 소자분리막 형성방법을 설명하도록 한다.

도 1a를 참조하면, 실리콘 기판(11) 상에 패드산화막(12)과 패드질화막(13)을 차례로 형성하고, 상기 패드질화막(13)과 패드산화막(12)을 패터닝하여 소자분리 영역에 해당하는 기판 부분으 노출시킨다. 그런다음, 노출된 기판 부분을 식각하여 트렌치(14)를 형성한다.

다음으로, 상기 기판 결과물에 대해 희생 산화 공정을 수행하고, 이 결과로 서 상기 트렌치 표면을 포함한 결과물 표면에 희생산화막(15)을 형성한다. 이어서, 상기 희생산화막(15) 상에 소자분리막에 의해 한정된 액티브 영역에서의 실리콘이 받는 스트레스를 억제시키기 위해 선형질화막(16)을 증착한다.

도 1b를 참조하면, 트렌치를 매립하도록 기판 결과물의 전 영역 상에 매립 특성이 우수한 HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 방식으로 산화막(이하, HDP 산화막)을 증착한다.

도 1c를 참조하면, 상기 패드질화막(13)이 노출될 때까지 상기 HDP 산화막의 표면을 CMP(Chemical Mechanical Polishing)하고, 이 결과로서, 트렌치형의 소자분리막(17a)을 형성한다.

도 1d를 참조하면, 식각 장벽으로 사용된 패드질화막을 습식 식각하여 제거한다.

도 1e를 참조하면, 상기 기판 결과물에 대해 HF 케미컬을 이용한 습식 세정을 수행하여 패드산화막을 제거하고, 이 결과로서, 트렌치형 소자분리막(17a)의 형성을 완성한다.

그러나, 종래의 STI 공정을 이용한 소자분리막 형성방법에 따르면, 도 1d에 도시된 바와 같이, 패드질화막의 습식 식각시 소자분리막(17a)의 상단 가장자리에서 선형질화막(16)이 일부 식각되어 소정 깊이(D1)의 모트(moat : A)가 발생되고, 이후, 도 1e에 도시된 바와 같이, 이후의 HF 케미컬을 이용한 습식 세정에서 희생산화막(15)은 물론 소자분리막(17a)의 상단 가장자리 부분이 일부 식각되어 상기 모트(A)의 깊이(D2)가 더욱 깊어지는 바, 희생 산화막 제거 공정에 대한 공정 마진(margin)이 감소된다. 이러한 공정 마진의 감소 정도는 선형질화막 증착이 적용되는 경우가 그렇지 않은 경우 보다 상당히 높다.

또한, 소자분리막의 상단 가장자리에서 에지 모트(edge moat)가 발생하게 되면, 게이트 전극을 형성하는 공정에서 하부 구조에 의한 고단차로 인해 상기 모트 내에 게이트 물질이 잔류됨으로써, 후속으로 진행되는 비트라인 콘택 및 스토리지 노드 콘택 공정에서 게이트 전극과의 쇼트가 유발된다.

게다가, 상기 모트는 액티브 영역에 포함되어 전자 거동을 왜곡시키는 바, 결국, 트랜지스터의 특성 열화를 초래하게 된다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 모트 발생에 기인하는 공정 마진 및 소자 특성 저하를 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위해, 본 발명은, 실리콘 기판 상에 패드산화막 및 패드질화막을 차례로 형성하는 단계; 상기 패드질화막 및 패드산화막을 패터닝하여 소자분리 영역에 해당하는 기판 부분을 노출시키는 단계; 상기 노출된 기판 부분을 식각하여 트렌치를 형성하는 단계; 상기 트렌치가 형성된 기판 결과물을 산화시켜 희생산화막을 형성하는 단계; 상기 희생산화막 상에 선형질화막을 증착하는 단계; 상기 트렌치가 매립되도록 선형질화막 상에 제1HDP 산화막을 증착하는 단계; 상기 트렌치 상단 가장자리의 선형질화막 부분이 노출될 때까지 상기 제1HDP 산화막을 CH₂F₂ 가스 및 C₄F₈ 가스 중 어느 하나를 이용한 건식 식각 공정으로 식각하는 단계; 상기 노출된 선형질화막 부분을 식각하여 제거하는 단계; 상기 노출된 선형질화막 부분이 제거된 기판 결과물 상에 제2HDP 산화막을 증착하는 단계; 상기 패드질화막이 노출될 때까지 상기 제2HDP 산화막을 CMP하는 단계; 및 상기 패드질화막과 패드산화막을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법을 제공한다.

여기서, 상기 건식 식각 공정은 CH₂F₂ 또는 C₄F₈ 가스의 가스량을 100∼900cc로 하여 100∼500℃의 온도로 수행한다.

상기 노출된 선형질화막 부분을 식각 제거하는 단계는 H₃PO₄와 H₂O의 혼합 케미컬을 이용한 습식 식각 공정으로 수행하며, 상기 습식 식각 공정은 100∼200℃의 온도에서 질화막과 산화막간의 식각 선택비를 1:1∼100:1로 하여 수행한다.

상기 노출된 선형질화막 부분을 식각하는 단계와 상기 제2HDP 산화막을 증착하는 단계는 HDP 산화막 증착 챔버 내에서 인-시튜(In-situ)로 진행할 수 있으며, 이 경우, 상기 선형질화막 부분의 식각은 식각 가스로서 CHF₃ 가스 또는 CF₄ 가스를 사용하고, RF 파워를 100∼1000W로 하며, 온도를 5∼100℃로 하는 조건으로 수행한다.

본 발명에 따르면, 모트 발생 원인을 제거한 상태로 패드질화막 및 패드산화막의 식각을 행하기 때문에 소자분리막 상단 가장자리에서 모트가 발생되는 것을 방지할 수 있으며, 그래서, 공정 마진 및 소자 특성 저하를 방지할 수 있다.

(실시예)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 2a 내지 도 2g는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.

도 2a를 참조하면, 실리콘 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 차례로 형성하고, 소자분리 영역에 해당하는 기판 부분이 노출되도록 공지의 포토리소그라피 공정에 따라 상기 패드질화막(23)과 패드산화막(22)을 패터닝한다. 그런다음, 노출된 기판 부분을 소정 깊이만큼 식각하여 소자분리막이 형성될 트렌치(24)를 형성한다.

그 다음, 트렌치 식각시에 발생된 식각 데미지를 제거하기 위해 상기 기판 결과물에 대해 희생 산화 공정을 수행하고, 이를 통해, 상기 트렌치(24) 표면을 포함한 결과물 표면 상에 희생산화막(25)을 형성한다. 이어서, 상기 희생산화막(25) 상에 리플레쉬(refresh) 특성을 확보하기 위해, 즉, 소자분리막에 의해 한정된 액티브 영역이 받는 스트레스를 억제시키기 위해 선형질화막(26)을 증착한다.

도 2b를 참조하면, 상기 기판 결과물 상에 트렌치를 완전 매립하도록 두껍게 제1HDP 산화막(27)을 증착한다.

도 2c를 참조하면, 트렌치 상단 가장자리의 선형질화막 부분이 노출되도록 상기 제1HDP 산화막(27)을 건식 식각 공정으로 식각한다. 상기 건식 식각은 CH₂F₂ 또는 C₄F₈ 등 플로오린(F)을 함유한 화합물 가스를 사용하여 수행하며, 이때의 가스량은 수백cc, 바람직하게, 100∼900cc 정도로 하고, 온도는 100∼500℃ 정도로 한다.
한편, 상기 트렌치 상단 가장자리의 선형질화막 부분을 노출시키기 위한 상기 제1HDP 산화막(27)의 식각은 HF 또는 NH₄F가 함유된 케미컬을 이용한 습식 식각 공정을 이용하여 진행하는 것도 가능하다.

도 2d를 참조하면, H₃PO₄, 보다 정확하게는, H₃PO₄와 H₂ O의 혼합 케미컬을 이용한 습식 식각 공정으로 노출된 선형질화막 부분을 식각 제거한다. 여기서, 상기 습식 식각은 100∼200℃의 온도에서 질화막과 산화막간의 식각 선택비를 1:1∼100:1로 하여 수행함이 바람직하며, 이때, 상기 H₃PO₄를 이용한 습식 식각은 식각 선택비로 인해 산화막은 거의 식각하지 않는 바, 상기 제1HDP 산화막(27)과 희생산화막(25)은 식각되지 않는다.

도 2e를 참조하면, 상기 기판 결과물 상에 패드질화막을 완전히 덮을 수 있을 정도의 두께로 제2HDP 산화막(28)을 증착한다.

도 2f를 참조하면, 패드질화막이 노출될 때까지 제2HDP 산화막(28)을 CMP하여 트렌치형의 소자분리막(30)을 형성한다. 이때, 상기 선형질화막(26)은 외부로 노출됨이 없이 상기 제2HDP 산화막(28) 내에 묻혀진다.

도 2g를 참조하면, 식각 장벽으로 이용된 패드질화막을 습식 식각으로 제거하고, 연이어, HF 케미컬을 이용한 습식 세정으로 패드산화막을 제거하여, 본 발명에 따른 소자분리막(30)의 형성을 완성한다.

여기서, 상기 선형질화막(26)은 제2HDP 산화막 내에 완전히 묻혀져 있기 때문에, 상기 패드질화막의 식각시, 트렌치 상단 가장자리 부분이 함께 식각됨으로써 소자분리막 상단 가장자리 부분에 모트가 발생되는 현상은 일어나지 않는다. 아울러, 소자분리막 상단 가장자리에서의 모트 발생이 없는 바, 패드산화막의 습식 세정시에 상기 모트 깊이가 더욱 깊어지는 현상은 일어나지 않는다.

결국, 본 발명은 트렌치 매립용 HDP 산화막을 2회에 걸쳐 증착하며, 아울러, 모트가 발생될 선형질화막 부분을 미리 제거시켜 줌으로써, 모트 발생을 방지할 수 있고, 그래서, 모트 발생에 기인하는 결함 발생을 방지할 수 있다.

삭제

한편, 전술한 본 발명의 실시예에 있어서는 습식 식각 공정을 통해 선형질화막을 식각 한 후, 증착 챔버 내에서 제2HDP 산화막을 증착하였지만, HDP 산화막 증착 챔버 내에서 플라즈마를 이용하여 선형질화막을 식각한 후, 인-시튜(In-situ)로 HDP 산화막을 증착하는 것도 가능하다. 이때, 상기 선형질화막의 건식 식각은 식각 가스로서 CHF₃ 가스 또는 CF₄ 가스를 사용하면서 RF 파워를 100∼1000W, 그리고, 온도를 5∼100℃로 하는 조건으로 수행한다.

이상에서와 같이, 본 발명은 HDP 산화막의 증착후에 그 표면 일부 두께를 습식 식각하고, 그런다음, 이 결과로서 노출되는 선형질화막 부분을 인산을 이용하여 제거한 후, HDP 산화막을 재 층착한 상태로 후속 공정을 진행함으로써, 소자분리막 상단 가장자리에서의 모트 발생을 방지할 수 있다.

따라서, 본 발명은 선형질화막 증착의 적용에도 불구하고 공정 마진을 확보할 수 있으며, 아울러, 소자 특성을 확보할 수 있다.

기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (8)

1. 실리콘 기판 상에 패드산화막 및 패드질화막을 차례로 형성하는 단계;

   상기 패드질화막 및 패드산화막을 패터닝하여 소자분리 영역에 해당하는 기판 부분을 노출시키는 단계;

   상기 노출된 기판 부분을 식각하여 트렌치를 형성하는 단계;

   상기 트렌치가 형성된 기판 결과물을 산화시켜 희생산화막을 형성하는 단계;

   상기 희생산화막 상에 선형질화막을 증착하는 단계;

   상기 트렌치가 매립되도록 선형질화막 상에 제1HDP 산화막을 증착하는 단계;

   상기 트렌치 상단 가장자리의 선형질화막 부분이 노출될 때까지 상기 제1HDP 산화막을 CH₂F₂ 가스 및 C₄F₈ 가스 중 어느 하나를 이용한 건식 식각 공정으로 식각하는 단계;

   상기 노출된 선형질화막 부분을 식각하여 제거하는 단계;

   상기 노출된 선형질화막 부분이 제거된 기판 결과물 상에 제2HDP 산화막을 증착하는 단계;

   상기 패드질화막이 노출될 때까지 상기 제2HDP 산화막을 CMP하는 단계; 및

   상기 패드질화막과 패드산화막을 제거하는 단계;

   를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
2. 삭제
3. 삭제
4. 제 1 항에 있어서, 상기 건식 식각 공정은 CH₂F₂ 또는 C₄F₈ 가스의 가스량을 100∼900cc로 하여 100∼500℃의 온도로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
5. 제 1 항에 있어서, 상기 노출된 선형질화막 부분을 식각 제거하는 단계는 H₃PO₄와 H₂O의 혼합 케미컬을 이용한 습식 식각 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
6. 제 5 항에 있어서, 상기 습식 식각 공정은 100∼200℃의 온도에서 질화막과 산화막간의 식각 선택비를 1:1∼100:1로 하여 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
7. 제 1 항에 있어서, 상기 노출된 선형질화막 부분을 식각 제거하는 단계와 상기 제2HDP 산화막을 증착하는 단계는, HDP 산화막 증착 챔버 내에서 인-시튜로 진 행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
8. 제 7 항에 있어서, 상기 선형질화막 부분을 식각 제거하는 단계는 식각 가스로서 CHF₃ 가스 또는 CF₄ 가스를 사용하고, RF 파워를 100∼1000W로 하며, 그리고, 온도를 5∼100℃로 하는 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.

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