KR20020045401A - 트렌치 소자 분리막 형성 방법 - Google Patents

트렌치 소자 분리막 형성 방법 Download PDF

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Abstract

본 발명은 트렌치 소자 분리막 형성 방법에 관한 것으로, 기판에 트렌치 식각 패턴을 형성하고 식각에 의해 트렌치를 형성하는 단계, 트렌치 내벽에 실리콘 질화막 라이너를 형성하는 단계, 제1 매립 산화막으로 상기 트렌치를 채우는 단계, 상기 제1 매립 산화막을 습식 공정을 통해 리세스시켜 상기 트렌치의 상부 라이너를 노출시키는 단계, 상기 상부 라이너를 등방성 식각으로 제거하는 단계, 제2 매립 산화막으로 상기 트렌치의 리세스(recess)된 공간을 채우는 단계를 구비하여 이루어진다. 본 발명에서 기판에 트렌치 식각 패턴를 형성하는 단계는 통상 패드 산화막이 형성된 기판에 실리콘 질화막을 적층하고 패터닝하여 이루어지며, 트렌치를 형성하는 단계와 상기 라이너를 형성하는 단계 사이에는 상기 트렌치 내벽에 식각 손상을 치유하기 위한 어닐링(annealing)을 통해 열산화막이 형성되는 단계가 더 구비될 수 있다.

Description

트렌치 소자 분리막 형성 방법 {METHOD OF FORMING TRENCH TYPE ISOLATION LAYER}
본 발명은 반도체 장치의 트렌치 소자 분리막 형성 방법에 관한 것으로서, 보다 상세하게는 상부가 제거된 질화막 라이너(liner)를 가지도록 하는 트렌치 소자 분리막 형성 방법에 관한 것이다.
소자 고집적화에 따라 LOCOS(Local Oxidation of Silicon)형 소자 분리에서의 버즈 빅(bird's beak)에 의한 제한을 극복하기 위해 개발된 트렌치형 소자 분리 방법은 기판에 형성된 트렌치에 산화막을 채워넣는 방법을 사용한다. 따라서 버즈 빅의 문제는 없으나 기판과 분리막의 재질의 차이에서 오는 열적 스트레스와 분리막 주변의 후속적 산화에 의한 부피 팽창등의 문제를 가진다. 이런 문제를 극복하는 하나의 방법으로 실리콘 질화막 라이너를 트렌치 내벽에 형성하고 산화막을 채우는 방법이 개발되었다. 실리콘 질화막 라이너는 산소의 확산을 방지하는 베리어로 작용하여 트렌치 주변의 기판이 후속 열공정에서 산화되는 것을 방지하고 스트레스를 줄일 수 있다.
그런데 실리콘 질화막 라이너를 사용할 경우, 트렌치 형성시의 식각 방지막으로 사용하는 액티브 영역의 실리콘 질화막을 제거하는 단계에서 실리콘 질화막 라이너도 상부가 식각되어 덴트(dent) 현상을 일으키고, 제거된 틈에 게이트를 형성할 폴리실리콘층이 채워질 경우 험프(hump)를 나타내는 문제점이 있었다.
또한, 실리콘 질화막은 표면에서 전자를 포획하는 특성이 강한 물질이므로 MOS(metal oxide silicon) 트렌지스터의 채널 양측에 있는 실리콘 질화막에서 특히 열산화막과 실리콘 질화막 계면에서 채널을 따라 캐리어(carrier)가 이동될 때 전자를 포획하여 캐리어의 실질적 흐름을 변경시킬 수 있다. 채널의 깊이가 얕고 폭이 넓은 경우에는 상대적으로 이런 문제는 큰 영향이 없을 것이다. 그러나,소자 고집적화에 따라 트렌치 소자 분리를 하는 반도체 장치의 경우, 대부분 채널의 폭이 좁아 채널 양쪽의 실리콘 질화막과 인접한 부분의 비중이 많다. 따라서, 라이너로 사용된 실리콘 질화막의 전자 포획은 캐리어 이동량에 영향을 주게 된다. 특히, P채널 트랜지스터에서 소오스/드레인 전류가 채널을 통해 흐를 때 주된 캐리어는 홀(HOLE)이 되는데 채널 양쪽의 질화막에서 전자를 포획할 경우 홀의 실질 흐름이 증가되고, 일종의 핫 캐리어 효과(hot carrier effect)를 나타내게 된다.
이에 따라 채널 양쪽의 실리콘 질화막 라이너의 전자 포획(capture)을 방지하기 위해 실리콘 질화막 라이너를 채널의 실질 깊이만큼 제거하는 방법이 미국특허번호 5,940,717을 통해 제시되었다. 이하 도1 내지 도4를 통해 이 방법을 간략히 설명한다.
도1을 참조하면, 패드 산화막(11)이 형성된 기판(10)에 실리콘 질화막 적층과 패터닝을 통해 트렌치 식각 패턴(13)을 형성한다. 그리고, 트렌치(21) 내벽의 열산화를 실시하여 열산화막(15)을 형성하고, 전면에 실리콘 질화막을 얇게 적층하여 트렌치 내벽 라이너(17)를 형성한다. 이어서, 포토레지스트막(19)을 스핀 코팅(spin coating) 방식으로 적층하여 트렌치(21)를 채운다.
도2를 참조하면, 트렌치(21)를 채운 포토레지스트막을 전면 식각(etch back)하여 리세스된 잔여 포토레지스트막(29)을 형성 시킨다. 주로 산소 플라즈마(plasma) 분위기에서 애싱(ashing)을 실시한다. 리세스 작업은 잔여 포토레지스트막(29)이 트렌치(21)에서 채널의 유효 깊이(DC) 이하로 잔존할 때까지 이루어진다.
도3을 참조하면, 기판(10)에 드러난 실리콘 질화막 라이너(17)를 식각으로 제거한다. 통상 건식 플라즈마 식각을 통해 노출된 라이너가 제거되며, 포토레지스트가 제거된 깊이까지 실리콘 질화막 라이너도 제거된다.
도4를 참조하면, 트렌치에 잔류된 포토레지스트를 제거하고, 전면에 CVD(chemical vapor deposition) 산화막을 적층하여 트렌치를 채우는 트렌치 소자 분리막(39)을 형성한다. 그리고, CMP(chemical mechanical polishing) 등의 평탄화 식각을 통해 액티브 영역의 실리콘 질화막으로 이루어진 트렌치 식각 패턴(13) 표면을 노출시키게 된다. 액티브 영역의 실리콘 질화막은 후속의 습식 식각을 통해 제거되고 트렌치 소자 분리막(39)의 형성이 완결된다.
그러나, 이런 방법을 사용할 경우, 포토레지스트를 리세스 시키는 과정과 실리콘 질화막 라이너를 식각으로 트렌치 상부에서 제거하는 과정을 통해 주변 막질이 식각 손상을 받게 된다. 액티브 영역의 실리콘 질화막이 부분적으로 식각되면서 기판 전체를 통해 높이가 고르지 않게 되면 이 막의 상면을 기준으로 이루어지는 CVD 산화막의 CMP과정 등에서 소자 분리막의 레벨이 일정치 않게 된다. 또한, 트렌치 측벽의 식각 손상이 일어나면 이후 형성될 소자에서 전류 누설(leakage)이 발생하기 쉽다.
따라서, 본 발명은 이상을 통해 언급된 종래 기술의 문제점을 억제하기 위한 것으로, 트렌치 소자 분리형 반도체 장치에서 실리콘 질화막 라이너의 전자 포획에의한 소자 작동의 변화를 방지하고, 핫 캐리어 효과를 방지할 수 있는 트렌치 소자 분리막 형성 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 실리콘 질화막 라이너를 부분적으로 제거하면서도 소자 분리막의 레벨을 일정하게 하고, 트렌치 주변 소자의 전류 누설을 방지할 수 있는 트렌치 소자 분리막 형성 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 실리콘 질화막 라이너에 의한 트렌치 주변의 산화를 가능한 한 방지하면서 덴트의 문제점이 없는 트렌치 소자 분리막 형성 방법을 제공하는 것을 목적으로 한다.
도1 내지 도4는 종래의 트렌치 소자 분리막 형성 방법의 중요 단계를 나타내는 공정 단면도들이다.
도5 내지 도10은 본 발명의 일 예에 따른 트렌치 소자 분리막 형성 방법의 중요 단계를 나타내는 공정 단면도들이다.
※도면의 주요 부분에 대한 부호의 설명
10,100: 기판 11,101: 패드 산화막
13,103: 트렌치 식각 패턴 15,105: 열산화막
17,27,107: 라이너 19: 포토레지스트막
21,121: 트렌치 29: 잔여 포토레지스트막
39: 트렌치 소자 분리막 109,190: HTO 산화막
119: 제1 매립 산화막 129: 잔여 산화막
139: 분리막 149: 제2 매립 산화막
상기 목적을 달성하기 위한 본 발명은, 기판에 트렌치 식각 패턴을 형성하고 식각에 의해 트렌치를 형성하는 단계, 트렌치 내벽에 실리콘 질화막 라이너를 형성하는 단계, 제1 매립 산화막으로 상기 트렌치를 채우는 단계, 상기 제1 매립 산화막을 습식 공정을 통해 리세스시켜 상기 트렌치의 상부 라이너를 노출시키는 단계, 상기 상부 라이너를 등방성 식각으로 제거하는 단계, 제2 매립 산화막으로 상기 트렌치의 리세스(recess)된 공간을 채우는 단계를 구비하여 이루어진다.
본 발명에서 기판에 트렌치 식각 패턴를 형성하는 단계는 통상 패드 산화막이 형성된 기판에 실리콘 질화막을 적층하고 패터닝하여 이루어지며, 트렌치를 형성하는 단계와 상기 라이너를 형성하는 단계 사이에는 상기 트렌치 내벽에 식각 손상을 치유하기 위한 어닐링(annealing)을 통해 열산화막이 형성되는 단계가 더 구비될 수 있다.
그리고, 상기 라이너를 형성하는 단계와 상기 제1 매립 산화막으로 트렌치를 채우는 단계 사이에는 매립 산화막의 하지막 의존성을 줄이고 갭 필(gap fill)을 향상하기 위해 플라즈마 표면처리를 실시할 수 있다. 그러나, 이 과정에서 라이너가 손상되기 쉬우므로 플라즈마 표면처리로부터 라이너를 보호하기 위해 라이너 위에 LP CVD(low presure chemical vapor deposition)로 HTO(high temperature oxide) 산화막같은 버퍼(buffer) 산화막을 적층하는 단계가 구비될 수도 있다.
본 발명에서 제1 매립 산화막은 주변의 식각 손상을 막기 위해 습식 공정을 통해 리세스시킨다. 이때, 리세스 공정은 제1 매립 산화막 표면이 트렌치에서 앞으로 형성될 트랜지스터 소자에 대해 정해진 소정의 채널 깊이 이하로 낮아질 때까지 이루어지는 것이 실리콘 질화막 라이너에 의한 전자 포획 방지에 충분한 효과를 가지므로 바람직하다.
본 발명은 실리콘 질화막 라이너에 의한 전자 포획이 핫 캐리어 효과를 나타낼 수 있는 p채널 트렌지스터 영역의 트렌치에서 특히 효과를 가질 수 있다. 따라서, p채널 트렌지스터 영역에 한정되어 실시될 수 있다.
이상의 본 발명이 이루어지면 통상 상기 제2 매립 산화막에 대한 CMP를 실시하는 단계와 상기 트렌치 식각 패턴에 대한 제거 단계가 더 구비되어 트렌치 소자 분리막이 완성된다.
이하 도면을 참조하면서 실시예를 통해 본 발명을 상세히 설명하기로 한다.
(실시예)
도5를 참조하면, 패드 산화막(101)이 100 내지 200 옹스트롬으로 얇게 형성된 실리콘 기판(100)에 500 옹스트롬의 실리콘 질화막을 적층하고 패터닝하여 트렌치 영역의 기판을 노출시키는 트렌치 식각 패턴(103)을 형성한다. 패터닝은 포토리소그래피를 통해 도시되지 않은 포토레지스트 패턴을 형성하고 이를 식각 마스크로 실리콘 질화막에 대한 식각을 하는 방법으로 이루어진다. 부가적으로 실리콘 질화막 위에 얇은 산화막을 적층하여 실리콘 질화막 식각에 대한 하드 마스크로 이용할 수 있다.
트렌치 식각 패턴(103)이 형성되면 이를 식각 마스크로 기판(100)을 2000 내지 5000 옹스트롬 식각하여 트렌치(121)를 형성한다. 그리고 트렌치 내벽에 식각 과정에서 발생된 결정 손상을 치유하기 위해 열산화를 통해 열산화막(105)을 얇게 형성한다. 트렌치(121)의 열산화막(105) 위로 기판에 CVD로 실리콘 질화막 라이너(107)를 형성한다. 이상은 통상의 트렌치 소자 분리 방법과 동일한 과정이로 볼 수 있다.
도6을 참조하면, 실리콘 질화막 라이너(107) 위에 LPCVD 방식으로 HTO 산화막(109)을 얇게 형성한다. 이는 매립 산화막 형성 전에 기판 표면에 하지막 의존성을 없애기 위해 실시하는 플라즈마 처리 전에 적층하는 것으로 일종의 버퍼(buffer) 산화막이다. 그리고 HDP CVD(high density plasma enhanced chemical vapor deposition) 방식으로 오존 TEOS USG, BPSG 산화막을 제1 매립 산화막(119)으로 하여 트렌치(121)를 매립한다. 이 단계에서 매립 산화막은 트렌치 전체를 완전히 채우지 않을 수도 있다.
트렌치의 가로세로비가 증가함에 따라 매립 산화막으로 폴리실라제인 등의SOG막을 형성하여 사용할 수 있다.
도7을 참조하면, 제1 매립 산화막(119)을 전면 습식 식각으로 리세스(recess) 시킬 수 있다. 이때 전면 이방성 식각을 사용하면 트렌치 측벽이 식각 손상을 받기 때문에 습식 식각을 이용하는 것이다. 제1 매립 산화막에 대한 리세스 공정은 잔여 산화막(129)이 트렌치 주변에 형성될 트랜지스터 등 소자의 소정의 유효 채널 깊이(DC) 이하까지 이루어지는 것이 바람직하다. 그 결과, 트렌치를 채운 매립 산화막이 리세스된 만큼 실리콘 질화막 라이너(107)가 노출된다.
SOG막을 매립 산화막으로 사용한 경우에는 통상의 습식 식각 외에도 큐어링 전의 SOG막을 용해시키기 적당한 습식 용해액으로 처리하여 상부를 제거하는 방법을 사용할 수 있다. 큐어링은 상부가 제거된 SOG막에 대해 실시하면 된다.
도8을 참조하면, 노출된 실리콘 질화막 라이너(107)를 인산을 포함하는 습식 식각액으로 제거한다. 즉 잔여 산화막(129)이 남아 있는 위쪽으로 라이너막이 모두 제거된다. 습식 식각 외에 건식 등방성 식각을 실시할 수 있으나, 플라즈마 식각이나 RIE(reactive ion etching) 식각은 라이너(107)의 적층형태와 식각 손상을 고려할 때 사용하지 않는 것이 바람직하다.
도9를 참조하면, 트렌치의 상부에서 라이너가 제거된 상태로 기판에 제2 매립 산화막(149)을 적층한다. 이때는 트렌치가 충분히 매립되도록 하며, 제2 매립 산화막은 제1 매립 산화막에 사용된 방식과 재질을, 가령 CVD 오존 TEOS USG, CVD BPSG, SOG막 등을 사용할 수 있다. 그리고, 트렌치 식각 패턴의 상면을 기준으로 전면 이방성 식각이나 CMP 공정을 실시하여 제2 매립 산화막을 평탄화 한다.
이 외에 도8의 단계에서 라이너를 별도로 제거하지 않고, 도9의 단계에서 HDP CVD 산화막을 제2 매립 산화막으로 적층하면서 동시에 라이너가 제거되도록 할 수도 있다. HDP CVD에서는 CVD와 식각이 번갈아 가면서 반복되므로 라이너가 제거되면서 한편으로 제2 매립 산화막 적층이 가능하다.
도10은 본 발명을 통해 형성된 트렌치 소자 분리막의 일 예를 나타내는 것으로, 도9의 상태에서 트렌치 식각 패턴(103)으로 사용된 실리콘 질화막을 습식 식각으로 제거한 상태를 나타낸다. 따라서, 완성된 트렌치 소자 분리막에서 트렌치의 기판면에는 열산화막(105)이 형성되어 있고, 그 내측에는 하부에 실리콘 질화막 라이너(107)와 얇은 HTO 산화막(190), 제1 매립 산화막의 잔여 산화막(129)이 존재하고, 상부에는 제2 매립 산화막이 평탄화되고 남은 분리막(139)이 존재하는 형태가 된다. 그러나, HTO 산화막(190), 제1 매립 산화막 잔여 산화막(129) 및 제2 매립 산화막에서 온 분리막(139) 모두가 산화막이라는 관점에서 보면 이들 구별없이 트렌치의 열산화막(105) 내측으로 하부에는 실리콘 질화막 라이너(107)가 형성된 상태에서 나머지 트렌치 공간을 산화막이 채우고 있다고 볼 수 있다.
본 발명에 따르면, 고집적 소자 반도체 장치에서 트렌치의 실리콘 질화막 라이너로 인한 전자 포획과 이로 인한 핫 캐리어 효과를 방지할 수 있고, 의도적으로 실리콘 질화막 라이너의 트렌치 상부 영역을 제거하여 덴트나 험프의 위험이 없다. 또한, 매립이 이단계로 이루어지므로, SOG막 기타 막의 조합에 의해 트렌치의 갭 필을 향상시킬 수 있다.
또한, 실리콘 질화막 라이너의 트렌치 상부 영역이 제거됨에 따라 실리콘 질화막 라이너의 본래 목적인 후속 공정 등으로 통한 스트레스의 억제 역할이 줄어들 수 있지만, 기존의 트렌치 형태 변경 등의 다른 스트레스 억제 방법을 이용하면 스트레스로 인한 큰 문제점 없이 하부 영역에서는 라이너의 이점을 살리면서 상부에서는 전자 트랩의 문제를 없앨 수 있다.

Claims (11)

  1. 기판에 트렌치 식각 패턴을 형성하고 식각에 의해 트렌치를 형성하는 단계,
    트렌치 내벽에 실리콘 질화막 라이너를 형성하는 단계,
    제1 매립 산화막으로 상기 트렌치를 채우는 단계,
    상기 제1 매립 산화막을 습식 공정을 통해 리세스시켜 상기 트렌치의 상부 라이너를 노출시키는 단계,
    상기 상부 라이너를 등방성 식각으로 제거하는 단계,
    제2 매립 산화막으로 상기 트렌치의 리세스된 공간을 채우는 단계를 구비하는 반도체 장치의 트렌치 소자 분리막 형성 방법.
  2. 제 1 항에 있어서,
    상기 기판에 트렌치 식각 패턴를 형성하는 단계는 패드 산화막이 형성된 기판에 실리콘 질화막을 적층하고 패터닝하여 이루어지는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리막 형성 방법.
  3. 제 1 항에 있어서,
    상기 트렌치를 형성하는 단계와 상기 라이너를 형성하는 단계 사이에 상기 트렌치 내벽에 열산화막을 형성하는 단계가 더 구비되는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리막 형성 방법.
  4. 제 1 항에 있어서,
    상기 라이너를 형성하는 단계와 상기 제1 매립 산화막으로 트렌치를 채우는 단계 사이에 상기 라이너 위에 버퍼(buffer) 산화막을 적층하는 단계가 더 구비되는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리막 형성 방법.
  5. 제 1 항에 있어서,
    상기 제1 매립 산화막을 습식 공정을 통해 리세스시키는 단계는 상기 매립 산화막 표면이 상기 트렌치에서 소정의 채널 깊이 이하로 낮아질 때까지 이루어지는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리막 형성 방법.
  6. 제 1 항에 있어서,
    상기 상부 라이너를 등방성 식각으로 제거하는 단계는 인산 용액에 의해 습식으로 진행하는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리막 형성 방법.
  7. 제 1 항에 있어서,
    상기 트렌치는 p채널 트렌지스터 영역의 트렌치에 한정되는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리막 형성 방법.
  8. 제 1 항에 있어서,
    상기 제2 매립 산화막에 대한 CMP를 실시하는 단계와
    상기 트렌치 식각 패턴에 대한 제거 단계가 더 구비되는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리막 형성 방법.
  9. 제 1 항에 있어서,
    상기 제1 매립 산화막과 상기 제2 매립 산화막은 CVD 방법으로 형성됨을 특징으로 하는 반도체 장치의 트렌치 소자 분리막 형성 방법.
  10. 제 1 항에 있어서,
    상기 제1 매립 산화막과 상기 제2 매립 산화막 가운데 적어도 하나는 SOG막으로 형성됨을 특징으로 하는 반도체 장치의 트렌치 소자 분리막 형성 방법.
  11. 제 1 항에 있어서,
    상기 상부 라이너를 제거하는 단계는 HDP CVD(High Density Plasma enhanced Chemical Vapor Depostion)을 통해 상기 제2 매립 산화막으로 리세스된 공간을 채우는 단계와 함께 이루어지는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리막 형성 방법.
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