KR100864629B1 - 반도체 소자의 소자 분리막 및 그 형성방법 - Google Patents
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Abstract
본 발명은 스핀 코팅 방식으로 도포되는 막을 포함하는 반도체 소자의 소자 분리막 및 그 형성방법에 있어서, 스핀 코팅막에 형성된 버블(bubble)에 기인한 공극 발생을 방지할 수 있는 반도체 소자의 소자 분리막 및 그 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 트렌치 형태로 일부가 기판 내부에 매립된 반도체 소자의 소자 분리막에 있어서, 상기 트렌치가 일부 매립되도록 내측벽을 따라 형성된 제1 절연막과, 상기 제1 절연막 상부면을 따라 형성된 완충막과, 스핀 코팅 방식으로 상기 트렌치가 일부 매립되도록 상기 완충막 상에 형성된 제2 절연막과, 상기 제2 절연막 상에 형성된 제3 절연막을 포함하는 반도체 소자의 소자 분리막을 제공한다.
반도체 소자, 비휘발성 메모리 소자, 낸드 플래시 메모리 소자, 소자 분리막, 트렌치
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 및 그 제조방법, 더욱 상세하게는 비휘발성 메모리 소자의 소자 분리막 및 그 형성방법에 관한 것이다.
비휘발성 메모리 장치인 낸드 플래시 메모리 장치(NAND type flash memory device)는 고집적을 위해 복수의 셀이 직렬 연결되어 단위 스트링(string)을 구성하며, 주로 메모리 스틱(memory stick), USB 드라이버(Universal Serial Bus driver), 하드 디스크(hard disk)를 대체할 수 있는 장치로 그 적용 분야를 넓혀 가고 있다.
현재, 낸드 플래시 메모리 소자의 제조방법에 있어서 플로팅 게이트 형성방법은 활성영역(active region)과 플로팅 게이트 간의 중첩 마진(overlay margin)의 감소에 따라 ASA-STI(Advanced Self Aligned-Shallow Trench Isolation) 공정을 적용하고 있다.
도 1a 내지 도 1f는 종래기술에 따른 ASA-STI 공정을 설명하기 위하여 도시 한 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 기판(100) 상에 터널링 절연막(101), 플로팅 게이트용 도전막(102)을 형성한다.
이어서, 터널링 절연막(101), 도전막(102) 및 기판(100)을 일부 식각하여 트렌치(trench, 103)를 형성한다.
이어서, 도 1b에 도시된 바와 같이, 트렌치(103, 도 1a참조)가 일부 매립되도록 내측벽을 따라 소자 분리막용 고밀도 플라즈마(High Density Plasma, 이하 HDP라 함)막(104)을 형성한다.
이어서, 도 1c에 도시된 바와 같이, 트렌치(103, 도 1a참조)가 매립되도록 SOD(Spin On Dielectric)막으로 PSZ(polisilazane)막(105)을 도포한다.
이어서, PSZ막(105)을 경화시키기 위해 열처리 공정을 실시한다.
이어서, 도 1d에 도시된 바와 같이, PSZ막(105A)을 일정 깊이 리세스(recess)시킨다.
이어서, 도 1e에 도시된 바와 같이, 도 1d에서, PSZ막(105A)의 리세스에 따라 형성된 트렌치 내부의 홈이 모두 매립되도록 기판(100) 상부에 HDP막(106)을 형성한다.
이어서, 도 1f에 도시된 바와 같이, 소자 분리막의 EFH(Effective Field oxide Height)를 조절하기 위해 HDP막(104A, 106A)을 일정 깊이 리세스시킨다. 여기서, EFH라 함은 소자 분리막에 의해 정의되는 활성영역의 표면으로부터 유전체막까지의 거리를 의미한다.
전술한 바와 같이, ASA-STI 공정은 SA-STI(Self Aligned-STI) 공정에 비해 종횡비가 높다. 이 때문에 소자분리막을 SA-STI 공정에서와 같이 HDP 단일막으로 형성하는 것이 아니라, HDP막-SOD막-HDP막이 적층된 적층 구조로 형성할 수밖에 없다. 즉, 매립 특성이 우수한 SOD막을 이용하여 매립 특성을 확보한 상태에서 SOD막에 비해 경도(hardness)가 높은 HDP막을 이용하여 최종 매립시킴으로써 연마 공정과 후속 EFH 조절을 위한 식각공정시 공정 제어를 쉽게 가져갈 수 있는 효과를 얻고자 하였다.
그러나, 이러한 종래기술에 따른 ASA-STI 공정에서는 SOD막으로 사용되는 PSZ막을 스핀 코팅(spin coating) 방식으로 도포하는 과정에서 매립 불량이 발생될 경우 PSZ막을 경화시키기 위한 열처리 공정 또는 후속 층 증착공정 및 치밀화를 위한 열처리 공정에 의해 PSZ막 내에 존재하는 기포가 터져 버블(bubble)이 발생된다.
이러한 버블은 후속 HDP막 매립 특성을 저하시켜 트렌치 내부에서 공극(void)과 같은 빈 공간이 존재하는 문제가 발생된다. 또한, PSZ막 리세스 공정시 높은 식각율에 의해 식각 제어가 어려워 웨이퍼(wafer) 전면에서 균일성을 확보하는게 어렵고, 이러한 불균일성에 의해 후속 공정 진행과정에서 공정별 파티클(particle) 및 결함(defect) 등이 발생되어 소자의 동작 신뢰성을 저하시키는 요인으로 작용하고 있다.
따라서, 본 발명은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 스핀 코팅 방식으로 도포되는 막(이하, 스핀 코팅막이라 함)을 포함하는 반도체 소자의 소자 분리막 및 그 형성방법에 있어서, 스핀 코팅막에 형성된 버블에 기인한 공극 발생을 방지할 수 있는 소자 분리막 및 그 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 트렌치 형태로 일부가 기판 내부에 매립된 반도체 소자의 소자 분리막에 있어서, 상기 트렌치가 일부 매립되도록 내측벽을 따라 형성된 제1 절연막과, 상기 제1 절연막 상부면을 따라 형성된 완충막과, 스핀 코팅 방식으로 상기 트렌치가 일부 매립되도록 상기 완충막 상에 형성된 제2 절연막과, 상기 제2 절연막 상에 형성된 제3 절연막을 포함하는 반도체 소자의 소자 분리막을 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 내에 트렌치를 형성하는 단계와, 상기 트렌치가 일부 매립되도록 내측벽을 따라 소자 분리막용 제1 절연막을 형성하는 단계와, 상기 제1 절연막 상부면을 따라 완충막을 형성하는 단계와, 상기 트렌치가 일부 매립되도록 상기 완충막 상에 소자 분리막용 제2 절연막을 형성하는 단계와, 상기 제2 절연막을 일정 깊이 리세스시키는 단계와, 상기 트렌치가 매립되도록 상기 제2 절연막 상에 소자 분리막용 제3 절연막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성방법을 제공한다.
상기한 구성을 포함하는 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 스핀 코팅막을 포함하는 소자 분리막 형성방법에 있어서, 스핀 코팅막 하부에 완충막을 형성하여 후속 열처리 공정시 가해지는 열적 팽창을 완화시켜줌으로써 종래기술에서 발생되는 스핀 코팅막의 버블을 억제시키며, 이를 통해 스핀 코팅막의 버블에 기인한 트렌치 내부의 공극을 방지할 수 있다.
둘째, 본 발명에 의하면, 중간층으로 스핀 코팅막을 포함하는 소자 분리막 형성방법에 있어서, 스핀 코팅막 하부에 완충막을 형성하여 스핀 코팅막 후퇴 공정시 스핀 코팅막 하부층을 보호하는 보호막으로 이용함으로써 스핀 코팅막 후퇴 공정 후 스핀 코팅막 하부층이 잔류되는 두께를 균일하게 제어하여 후속 EFH 식각공정시 플로팅 게이트 측벽-유전체막이 중첩되는 영역-에 잔류되는 소자 분리막용 절연막 두께를 균일하게 제어하고, 이를 통해 소자의 E/W 사이클링 특성을 개선시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 '상' 또는 '상 부'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마 공정을 통해 일부가 변형된 것을 의미한다.
실시예
도 2는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막을 설명하기 위하여 도시한 단면도이다. 여기서는 설명의 편의를 위해 낸드 플래시 메모리 소자를 도시하였다.
도 2를 참조하면, 본 발명의 실시예에 따른 소자 분리막은 제1 내지 제3 절연막(205B, 207A, 208A)을 포함하고, 제1 및 제2 절연막(205B, 207A) 간의 열적 팽창에 기인한 응력(stress)을 방지하기 위해 형성된 완충막(buffer layer)(206A)을 더 포함한다.
완충막(206A)은 HTO(High Temperature Oxide)막, 예컨대 DCS(DiChloroSilane(SiH2Cl2)-HTO막으로 형성한다. 또한, 완충막(206A)은 트렌치(204, 도 3a참조) 매립 특성을 고려하여 100Å 이하, 바람직하게는 50~100Å 두께로 형성한다.
완충막(206A)은 제1 절연막(205B), 예컨대 HDP막과 제2 절연막(207A), 예컨대 스핀 코팅막, 더욱 구체적으로 PSZ막 간의 후속 열처리 공정에 기인한 응력, 즉 열적 팽창을 완화시켜주는 역할을 수행한다. 또한, DCS-HTO막의 실란(SiH4) 가스가 PSZ막 벌크(bulk) 내의 버블성 결함 등과 같은 불안정한 결함 소스(defect source)를 모아(gathering)주는 역할을 수행하여 트렌치(204) 내부의 공극 발생을 억제시킬 수 있다.
이하, 도 2에 도시된 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법 설명하기로 한다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 설명하기 위하여 제조공정 순서대로 도시한 공정 단면도이다. 여기서는 일례로 ASA-STI 공정을 적용한 낸드 플래시 메모리 소자의 제조방법에 대해 설명하기로 한다.
먼저, 도 3a에 도시된 바와 같이, 반도체 기판(200), 예컨대 p형 기판 내에 트리플 n-웰(triple n-type well)(미도시)을 형성한 후, p-웰(p-type well)(미도시)을 형성한다.
이어서, p-웰 내의 채널 영역 내에 문턱전압 조절용 이온주입 공정을 실시한다.
이어서, 기판(200) 상에 실질적으로 F-N 터널링(Fouler-Nordheim Tunneling)이 일어나는 터널링 절연막(201)을 형성한다. 이때, 터널링 절연막(201)은 산화막, 예컨대 실리콘산화막(SiO2)으로 형성하거나, 실리콘산화막(SiO2)을 형성한 후 질소, 예컨대 N2 가스를 이용한 열처리 공정을 실시하여 실리콘산화막(SiO2)과 기판(200) 계면에 질화층을 형성할 수도 있다. 이외에도, 금속 산화물, 예컨대 알루미늄산화막(Al2O3), 하프늄산화막(HfO2), 지르코늄산화막(ZrO2)과 같이 유전율이 3.9 이상인 고유전막으로 형성할 수도 있다. 이러한 터널링 절연막(201)은 50~100Å 정도의 두께로 형성할 수 있다.
예컨대, 터널링 절연막(201)을 실리콘산화막으로 형성하는 경우, 그 제조방법으로는 건식 산화, 습식 산화 공정 또는 라디컬 이온(radical ion)을 이용한 산화 공정을 이용할 수도 있으나, 터널링 절연막(201) 특성 측면에서 라디컬 이온을 이용한 산화 공정 대신에 건식 산화, 습식 산화 공정으로 실시하는 것이 바람직하다. 한편, 질소 가스를 이용한 열처리 공정은 퍼니스(furnace) 장비를 이용하여 실시할 수 있다.
이어서, 터널링 절연막(201) 상에 플로팅 게이트로 기능하는 도전막(202)을 형성한다. 이때, 도전막(202)은 도전성을 갖는 물질은 모두 사용하여 800~1000Å 두께로 형성하며, 예컨대 다결정실리콘, 전이 금속 또는 희토류 금속 중 선택된 어느 하나의 물질로 형성할 수 있다. 예컨대, 다결정실리콘막은 불순물 이온이 도핑되지 않은 언-도프트(un-doped) 다결정실리콘막 또는 불순물 이온이 도핑된 도프트(doped) 다결정실리콘막 모두 사용가능하며, 언-도프트 다결정실리콘막의 경우 후속 이온주입공정을 통해 별도로 불순물 이온을 주입한다. 이러한 다결정실리콘막은 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition, 이하 LPCVD라 함) 방식으로 형성하고, 이때 소스 가스로는 실란(SiH4) 가스를 사용하며, 도핑 가 스로는 포스핀(PH3), 3염화불소(BCl3) 또는 지보란(B2H6) 가스를 사용한다. 전이 금속으로는 철(Fe), 코발트(Co), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo) 또는 티타늄(Ti) 등을 사용하고, 희토류 금속으로는 어븀(Er), 이터륨(Yb), 사마륨(Sm), 이트륨(Y), 란탄(La), 세륨(Ce), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 톨륨(Tm) 및 루테튬(Lu) 등을 사용한다.
이어서, 도전막(202) 상에 완충막(미도시)을 형성할 수도 있는데, 이때, 완충막(미도시)은 후속 공정을 통해 형성될 하드 마스크(203) 증착공정 및 제거공정시 도전막(202)의 손상을 방지하기 위해 형성하며, 하드 마스크(203)와 높은 식각 선택비를 갖는 물질로 형성하는 것이 바람직하다. 예컨대, 하드 마스크(203)가 질화막, 예컨대 실리콘질화막(Si3N4)으로 형성된 경우 실리콘산화막(SiO2)으로 형성한다.
이어서, 완충막 상에 하드 마스크(203)를 형성할 수도 있다. 이때, 하드 마스크(203)는 후속 공정을 통해 형성될 감광막 패턴(미도시)의 두께 부족을 보상하기 위한 것으로, 완충막이 형성되지 않는 경우 도전막(202)과 높은 식각 선택비를 갖는 물질로 형성한다. 예컨대, 도전막(202)이 다결정실리콘막으로 형성된 경우 실리콘질화막(Si3N4), 실리콘질화막과 실리콘산화질화막(SiON)의 적층막 또는 실리콘질화막과 실리콘산화막의 적층막으로 형성한다. 예컨대, 실리콘질화막의 경우 증착공정시 스트레스(stress)를 최소화하기 위해 LPCVD 방식으로 형성하며, 700~800℃의 온도, 0.3~0.4Torr의 압력에서, 질소(N2) 유량을 40~60cc로 하고, DCS(Diclorosilane, SiCl2H2) 유량을 800~1000cc로 하며, 암모니아(NH3) 유량을 800~1000cc로 하여 형성한다.
이어서, 하드 마스크(203), 도전막(202), 터널링 절연막(201) 및 기판(200)을 일부 식각하여 기판(200) 내부에 일정 깊이를 갖는 트렌치(204)를 형성한다. 이때, 트렌치(204)는 낸드 플래시 메모리 소자의 경우 라인 형태(line type)로 형성된다.
이어서, 트렌치(204) 식각공정시 손상된 부위를 보상하는 동시에 활성영역의 임계 치수를 조절하기 위해 트렌치(204)의 내측벽에 측벽 보호막(미도시)을 형성할 수도 있다. 이때, 측벽 보호막은 퍼니스 어닐(furnace anneal) 공정 또는 라디컬 이온을 이용한 산화공정으로 700~900℃ 온도에서 실시한다. 또한, 측벽 보호막은 트렌치(204)의 매립 특성을 고려하여 30~80Å 두께로 형성한다.
이어서, 도 3b에 도시된 바와 같이, 트렌치(204, 도 3a참조)가 일부 매립되도록 내측벽을 따라 라이너 형태(liner type)로 소자 분리막용 제1 절연막(205)을 형성한다. 여기서, 라이너 형태라 함은 저부가 내측벽보다 두껍게 증착되는 형태를 의미한다. 이러한 제1 절연막(205)은 높은 종횡비에서도 매립 특성이 우수한 HDP막으로 형성하는 것이 바람직하며, 트렌치(204) 저부와 내측벽 간의 두께 차이는 1/10~1/5, 예컨대 트렌치(204) 내측벽에서는 150Å, 저부에서는 1500Å 두께로 형성한다.
예컨대, HDP막 증착공정은 트렌치(204) 내측벽에 대한 플라즈마 손상(plasma damage)을 최소화하기 위해 소스 파워(source power)를 낮은 파워-예컨대, 2000~4000W-와 높은 파워-예컨대, 5000~10000W-로 나누어 교번적으로 가변하여 실시한다. 더욱 구체적으로, 트렌치(204) 저부 기준으로 낮은 파워에서는 100~200Å, 바람직하게는 150Å 정도로 형성될 때까지 실시하고, 높은 파워에서는 1000~1300Å, 바람직하게는 1150Å 정도로 형성될 때까지 가변적으로 실시한다. 이때, 수소(H2) 농도는 80~120sccm, 바람직하게는 100sccm으로 한다.
이어서, 도 3c에 도시된 바와 같이, 제1 절연막(205A) 상부의 단차면을 따라 완충막(206)을 형성한다. 이때, 완충막(206)은 DCS-HTO막으로 100Å 이하의 두께, 바람직하게는 50~100Å 두께로 형성한다. 예컨대, 완충막(206)은 LPCVD 방식으로 실시하며, 구체적으로 실란(SiH4) 가스를 이용하여 0.1~1torr의 압력과 770~870℃의 온도에서 형성한다.
이어서, 완충막(206)과 제1 절연막(205A)에 대해 평탄화 공정, 예컨대 화학적 기계적 연마(Chemical Mechanical Polishing, 이하 CMP라 함) 공정을 실시하거나, 후속 공정을 통해 소자 분리막용 제2 절연막(207, 도 3d참조)을 형성한 후 실시할 수도 있다. 이때, CMP 공정은 하드 마스크(203)를 연마 정지막으로 사용하여 실시한다.
이어서, 도 3d에 도시된 바와 같이, 트렌치(204, 도 3a참조)가 매립되도록 완충막(206) 상에 소자 분리막용 제2 절연막(207)을 형성한다. 이때, 제2 절연막(207)은 스핀 코팅막으로서, 예컨대 SOD막, 구체적으로 PSZ막으로 형성한다. 또 한, 제2 절연막(207)의 두께는 트렌치(204) 깊이에 따라 결정되며, 예컨대 5000~6000Å 두께로 형성한다.
이어서, 제2 절연막(207), 즉 PSZ막을 경화시키기 위해 열처리 공정으로 큐어링(curing) 공정을 실시한다. 이때, 큐어링 공정은 퍼니스 어닐 장비를 이용하여 300~400℃, 바람직하게는 350℃의 온도에서 1시간~3시간, 바람직하게는 2시간 동안 실시한다.
한편, 제2 절연막(207) 형성 전, PSZ막 도포 불량을 방지하기 위해 세정공정을 실시할 수도 있다. 이때, 세정공정은 25℃ 온도에서 HF와 탈이온수(Deionized Water, DIW)의 혼합용액(HF:DIW=100:1)과 NH4OH, H2O2 및 H2O의 혼합용액(NH4OH:H2O2:H2O=1:4:20)을 이용하여 총 8~12초, 바람직하게는 10초 동안 실시하거나, H2SO4와 H2O2의 혼합용액(H2SO4:H2O2=4:1), BOE(Buffered Oxide Etchant) 용액 및 NH4OH, H2O2 및 H2O의 혼합용액(NH4OH:H2O2:H2O=1:4:20)을 이용하여 2초 동안 실시한다.
한편, 전술한 바와 같이, PSZ막 도포 후 CMP 공정을 실시하는데, 이때 CMP 공정은 PSZ막을 포함하여 모든 물질에 대한 연마율이 균일한 저선택 슬러리(Low Selective Slurry, LSS)를 사용하여 1차 연마를 실시한 후, PSZ막에 대한 연마율이 높은 고선택비 슬러리(High Selective Slurry, HSS)를 사용하여 2차 연마를 실시할 수 있다.
이어서, 도 3e에 도시된 바와 같이, 제2 절연막(207A)을 일정 깊이 리세 스(recess)시킨다. 이때, 제2 절연막(207A)을 리세스시키는 공정은 건식식각 또는 습식식각방식으로 실시할 수 있으며, 바람직하게는 습식식각방식으로 실시한다. 이러한 제2 절연막(207A) 리세스 공정시 완충막(206A)은 트렌치(204, 도 3a참조)의 내측벽, 즉 도전막(202)의 내측벽에 형성된 제1 절연막(205A)이 식각되지 않고 그대로 잔류-식각되는 양이 최소화-될 수 있도록 보호하는 보호막으로 기능한다. 이로써, 웨이퍼 전 지역에서, 도전막(202) 측벽-후속 공정을 통해 형성될 유전체막이 중첩되는 영역-에 제1 절연막(205A)이 균일한 두께로 잔류되도록 하여 후속 EFH 조절을 위한 식각공정시 도전막(202) 측벽에 잔류되는 절연막을 균일하게 유지하거나, 또는 모두 제거함으로써 소자의 E/W 사이클링(Erase/Write cycling) 특성을 개선시킬 수 있다.
한편, 제2 절연막(207A) 리세스 공정시, 완충막(206A) 또한 식각되어 리세스된다.
이어서, 도 3f에 도시된 바와 같이, 트렌치(204, 도 3a참조)가 매립되도록 소자 분리막용 제3 절연막(208)을 형성한 후 평탄화 공정, 예컨대 CMP 공정을 실시하여 연마한다. 이때, 제3 절연막(208)은 제1 절연막(205A)와 동일한 HDP막으로 형성할 수 있다.
이어서, 도시되진 않았지만, 기판(200)의 저면 및 가장자리부에 증착되어 있는 질화막-하드 마스크(203) 형성공정시 증착-을 제거하기 위한 식각공정을 실시할 수도 있다. 이때, 식각공정은 BOE 용액과 인산(H3PO4) 용액을 이용하여 실시할 수 있다.
이어서, 도 3g에 도시된 바와 같이, 하드 마스크(203, 도 3f참조)를 제거한다. 이때, 하드 마스크(203) 제거공정은 300:1(HF:NH4F)의 BOE 용액과 인산 용액을 사용하거나, 100:1(HF:탈이온수)의 DHF(Diluted HF) 용액과 인산 용액을 사용할 수도 있다.
이어서, 제3 절연막(208A)과 제1 절연막(205B)을 일정 깊이 리세스시켜 소자 분리막의 EFH를 조절한다. 이때, 리세스되는 깊이는 소자의 EFH와 커플링 비(coupling ratio)를 고려하여 적절히 선택될 수 있으며, 예컨대 도전막(202) 높이의 1/2 정도까지 리세스시킨다. 또한, 제3 절연막(208A) 및 제1 절연막(205B)을 리세스시키기 위한 식각공정은 셀 영역-메모리 셀이 형성될 영역-은 개방되고, 주변회로 영역-메모리 셀을 구동시키기 위한 구동회로가 형성될 영역-은 모두 닫히는 식각 마스크를 이용한 건식식각 또는 습식식각방식으로 진행할 수 있으나, 습식식각방식보다 식각 제어가 용이한 건식식각방식으로 진행하는 것이 바람직하다. 건식식각방식은 도전막(202)이 다결정실리콘막으로 형성된 경우 CF4와 H2가 혼합된 혼합가스를 사용한다.
이후, 공정은 일반적인 공정과 동일하기 때문에 그에 대한 설명은 생략하기로 한다.
이하, 본 발명의 실시예와 같이 완충막을 적용한 경우와 그렇지 않은 경우(미적용)의 특성을 비교하기로 한다.
도 4는 완충막으로 HTO막을 적용한 경우와 미적용한 경우에 있어서 소거 동작시 스트레스 타임(stress time)-소자가 스트레스에 노출되는 시간-에 대한 소자 패일(fail) 발생율을 도시한 그래프이다. 도 4를 참조하면, HTO막을 적용한 경우에는 미적용한 경우보다 스트레스 타임에 대응하여 소자 패일 발생율이 현저히 감소한 것을 알 수 있다.
또한, 도 5는 HTO막을 적용한 경우와 미적용한 경우의 결함 지도(defect map)로서, (a)는 HTO막을 적용한 경우이고, (b)는 미적용한 경우를 도시하였다. 도 5를 참조하면, HTO막을 적용하는 경우 미적용한 경우에 비해 공극 발생율이 현저히 감소한 것을 알 수 있다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예는 낸드 플래시 메모리 소자의 제조방법을 예로 들어 기술되었으나, 트렌치 구조를 갖는 소자 분리막을 포함하는 모든 반도체 소자의 제조방법에 적용할 수 있다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1f는 종래기술에 따른 반도체 소자의 소자 분리막 형성방법을 도시한 공정 단면도.
도 2는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막을 도시한 단면도.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 도시한 공정 단면도.
도 4는 HTO막을 적용한 경우와 미적용한 경우에 있어서 소거 동작시 스트레스 타임(stress time)-소자가 스트레스에 노출되는 시간-에 대한 소자 패일(fail) 발생율을 도시한 그래프.
도 5는 HTO막을 적용한 경우와 미적용한 경우의 결함을 도시한 결함 지도(defect map).
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 반도체 기판
101, 201 : 터널링 절연막
102, 202 : 도전막(플로팅 게이트)
103, 204 : 트렌치
104, 104A, 205, 205A : 제1 절연막(HDP막)
105, 105A, 207, 207A : 제2 절연막(SOD막)
106, 106A, 208, 208A : 제3 절연막(HDP막)
203 : 하드 마스크
207, 207A : 완충막
Claims (17)
- 트렌치 형태로 일부가 기판 내부에 매립된 반도체 소자의 소자 분리막에 있어서,상기 트렌치가 일부 매립되도록 내측벽을 따라 형성된 제1 절연막;상기 제1 절연막 상부면을 따라 형성된 완충막;스핀 코팅 방식으로 상기 트렌치가 일부 매립되도록 상기 완충막 상에 형성된 제2 절연막; 및상기 제2 절연막 상에 형성된 제3 절연막을 포함하고,상기 완충막은 DCS-HTO(DiChloroSilane(SiH2Cl2)-High Temperature Oxide)막으로 형성된 반도체 소자의 소자 분리막.
- 삭제
- 제 1 항에 있어서,상기 제1 및 제3 절연막은 HDP(High Density Plasma)막으로 형성되고, 상기 제2 절연막은 PSZ(polisilazane)막으로 형성된 반도체 소자의 소자 분리막.
- 제 1 항에 있어서,상기 완충막은 50~100Å 두께로 형성된 반도체 소자의 소자 분리막.
- 제 1 항에 있어서,상기 트렌치의 내측벽에 형성된 측벽 보호막을 더 포함하는 반도체 소자의 소자 분리막.
- 기판 내에 트렌치를 형성하는 단계;상기 트렌치가 일부 매립되도록 내측벽을 따라 소자 분리막용 제1 절연막을 형성하는 단계;상기 제1 절연막 상부면을 따라 완충막을 형성하는 단계;상기 트렌치가 일부 매립되도록 상기 완충막 상에 소자 분리막용 제2 절연막을 형성하는 단계;상기 제2 절연막을 일정 깊이 리세스시키는 단계;상기 트렌치가 매립되도록 상기 제2 절연막 상에 소자 분리막용 제3 절연막을 형성하는 단계를 포함하고,상기 완충막은 DCS-HTO(DiChloroSilane(SiH2Cl2)-High Temperature Oxide)막으로 형성하는 반도체 소자의 소자 분리막 형성방법.
- 삭제
- 제 6 항에 있어서,상기 제1 및 제3 절연막은 HDP(High Density Plasma)막으로 형성하고, 상기 제2 절연막은 PSZ(polisilazane)막으로 형성하는 반도체 소자의 소자 분리막 형성방법.
- 제 6 항에 있어서,상기 완충막은 50~100Å 두께로 형성하는 반도체 소자의 소자 분리막 형성방법.
- 제 6 항에 있어서,상기 제1 절연막을 형성하는 단계 전,상기 트렌치의 내측벽에 측벽 보호막을 형성하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성방법.
- 제 10 항에 있어서,상기 측벽 보호막은 산화공정으로 형성하는 반도체 소자의 소자 분리막 형성방법.
- 제 6 항에 있어서,상기 제2 절연막을 형성하는 단계 후,상기 제2 절연막에 대해 열처리 공정을 실시하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성방법.
- 제 6 항에 있어서,상기 제2 절연막을 형성하는 단계 전,상기 기판에 대해 세정공정을 실시하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성방법.
- 제 6 항에 있어서,상기 제2 절연막을 형성하는 단계 후,상기 제2 절연막, 상기 제1 절연막 및 상기 완충막을 평탄화하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성방법.
- 제 6 항에 있어서,상기 제3 절연막을 형성하는 단계 후,상기 제1 및 제3 절연막을 일정 깊이 리세스시키는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성방법.
- 제 6 항에 있어서,상기 트렌치를 형성하는 단계는,상기 기판 상에 터널링 절연막을 형성하는 단계;상기 터널링 절연막 상에 도전막을 형성하는 단계; 및상기 도전막, 상기 터널링 절연막 및 상기 기판을 일부 식각하는 단계를 포함하는 반도체 소자의 소자 분리막 형성방법.
- 제 16 항에 있어서,상기 도전막을 형성하는 단계 후,상기 도전막 상에 하드 마스크를 형성하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성방법.
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| KR1020070077003A KR100864629B1 (ko) | 2007-07-31 | 2007-07-31 | 반도체 소자의 소자 분리막 및 그 형성방법 |
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Citations (4)
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|---|---|---|---|---|
| KR20020045401A (ko) * | 2000-12-08 | 2002-06-19 | 윤종용 | 트렌치 소자 분리막 형성 방법 |
| KR20030071710A (ko) * | 2003-08-14 | 2003-09-06 | 삼성전자주식회사 | 트렌치 소자 분리형 반도체 장치 |
| KR20040004990A (ko) * | 2002-07-08 | 2004-01-16 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
| KR20070022884A (ko) * | 2004-06-28 | 2007-02-27 | 마이크론 테크놀로지, 인크. | 메모리 디바이스를 위한 분리 트렌치 |
-
2007
- 2007-07-31 KR KR1020070077003A patent/KR100864629B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20020045401A (ko) * | 2000-12-08 | 2002-06-19 | 윤종용 | 트렌치 소자 분리막 형성 방법 |
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