KR100799151B1 - 플래시 메모리 소자의 소자 분리막 형성방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자 제조시 필드 산화막의 유효높이를 용이하게 조절할 수 있으며 간섭 자유도를 증가시킬 수 있는 플래시 메모리 소자 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 터널 산화막, 플로팅 게이트용 도전막 및 패드 질화막이 차례로 적층된 기판을 제공하는 단계와, 상기 패드 질화막, 상기 도전막, 상기 터널 산화막 및 상기 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 포함한 상기 패드 질화막의 상부 표면을 따라 상기 도전막의 측벽을 보호하기 위한 측벽 보호막을 형성하는 단계와, 상기 측벽 보호막 상에 SOD막을 형성한 후, 이를 평탄화하여 상기 트렌치 내에 고립된 필드 산화막을 형성하는 단계와, 상기 패드 질화막을 제거하면서 상기 도전막 상부로 윙 형태의 측벽 보호막을 돌출시키는 단계와, 상기 도전막 양측벽의 상기 측벽 보호막이 노출되도록 건식식각공정을 통해 상기 SOD막을 일정 깊이 식각하여 상기 필드 산화막의 유효높이를 조절하는 단계를 포함하는 플래시 메모리 소자의 제조방법을 제공한다.
SOD, PSZ, 필드 산화막, 간섭, EFH
Description
도 1 내지 도 8은 본 발명의 실시예에 따른 플래시 메모리 소자의 소자 분리막 형성방법을 도시한 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 기판
11 : 터널 산화막
12 : 폴리실리콘막
13 : 버퍼 산화막
14 : 패드 질화막
15 : 트렌치
17 : 월산화막
18 : 라이너 HDP막
19 : HTO막
20, 20A, 20B : PSZ막
21 : 소자 분리막
22 : 스페이서
본 발명은 반도체 제조기술에 관한 것으로, 특히, 반도체 소자의 소자 분리막 형성방법, 더욱 상세하게는 플래시 메모리 소자의 소자 분리막 형성방법에 관한 것이다.
반도체 메모리 소자의 제조공정 기술의 발달과 더불어 반도체 메모리 소자의 선폭이 점차 감소하게 되었다. 이에 따라, 액티브 영역(active region) 사이의 필드 영역(field region)의 폭이 감소하게 되었고, 이로 인해, 필드 영역에 형성되는 트렌치(trench)의 종횡비가 증가하여 트렌치 내에 소자 분리막을 매립시키는 공정이 어려워졌다.
따라서, 이러한 소자 분리막의 매립 특성을 향상시키기 위해 기존에 사용하던 HDP(High Density Plasma) USG(Undoped Silicate Glass) 대신에 스핀 코팅(spin coating) 방식으로 증착되는 SOD(Spin On Dielectric)막의 일종인 PSZ(PolySilaZane)를 이용하여 트렌치를 매립하는 기술이 제안되었다. 그러나, PSZ는 습식식각율이 빠르고 불균일하다는 물질 특성을 가지고 있어 습식식각공정 적용시 소자 분리막의 유효높이(EFH, Effective Field oxide Height)를 불균일하게 하는 문제가 있다.
따라서, 이러한 소자 분리막의 매립 특성을 향상시키기 위해 기존에 사용하던 HDP(High Density Plasma) USG(Undoped Silicate Glass) 대신에 스핀 코팅(spin coating) 방식으로 증착되는 SOD(Spin On Dielectric)막의 일종인 PSZ(PolySilaZane)를 이용하여 트렌치를 매립하는 기술이 제안되었다. 그러나, PSZ는 습식식각율이 빠르고 불균일하다는 물질 특성을 가지고 있어 습식식각공정 적용시 소자 분리막의 유효높이(EFH, Effective Field oxide Height)를 불균일하게 하는 문제가 있다.
이러한 문제를 해결하기 위하여 최근에는 소자 분리막 형성시 PSZ막을 이용하여 트렌치를 먼저 매립한 후 이를 일정 깊이 리세스(recess)시킨 다음 그 상부에 다시 HDP를 증착하는 방법이 제안되었다. 이러한 방법은 플래시 메모리 소자의 플로팅 게이트 형성방법 중 하나인 SA-STI(Self Aligned Shallow Trench Isolation) 공정에도 그대로 적용되고 있다.
그러나, 종래기술에 따른 소자 분리막 형성공정을 이용하여 SA-STI 공정을 진행하다 보면 PSZ막 및 HDP막을 평탄화하기 위해 총 2번의 화학적기계적연마(Chemical Mechanical Polishing, 이하, CMP라 함) 공정-PSZ 증착 후와, HDP 증착 후 진행됨-을 거치게 되는데, 이로 인해 웨이퍼(wafer)의 중앙(center)부와 가장자리(edge)부에 형성된 소자 분리막 간의 EFH 차이가 증가하는 문제가 발생한다. 이러한 웨이퍼 위치별 소자 분리막의 EFH 차이는 후속 공정으로 진행되는 패드 질화막의 제거공정과 메모리 셀 영역에 형성된 소자 분리막의 EFH 조절을 위한 식각공정시 더욱 큰 EFH의 변화(variation)를 유발하여 적절한 EFH를 조절하는데 어려움이 따른다.
한편, 60nm급 이하의 플래시 메모리 소자에 있어서는 액티브 영역 간의 간격이 더욱 감소함에 따라 소자 분리막의 폭 또한 더욱 감소하게 되어 메모리 셀 간의 간섭 자유도(interference margin)가 부족한 실정이다. 이러한 간섭 자유도의 부족은 플래시 메모리 소자의 특성을 열화시키는 주요 요인 중 하나이므로 반드시 해결되어야 할 과제이다.
따라서, 본 발명은 상기에서 설명한 종래기술에 따른 문제점을 해결하기 위하여 제안된 것으로서, 다음과 같은 목적들이 있다.
첫째, 본 발명은 플래시 메모리 소자의 소자 분리막 형성공정시 메모리 셀 영역에 형성되는 소자 분리막의 유효높이를 용이하게 조절할 수 있는 플래시 메모리 소자의 소자 분리막 형성방법을 제공하는데 그 목적이 있다.
둘째, 본 발명은 플래시 메모리 소자의 메모리 셀 간의 간섭 자유도를 증대시킬 수 있는 플래시 메모리 소자의 소자 분리막 형성방법을 제공하는데 다른 목적이 있다.
첫째, 본 발명은 플래시 메모리 소자의 소자 분리막 형성공정시 메모리 셀 영역에 형성되는 소자 분리막의 유효높이를 용이하게 조절할 수 있는 플래시 메모리 소자의 소자 분리막 형성방법을 제공하는데 그 목적이 있다.
둘째, 본 발명은 플래시 메모리 소자의 메모리 셀 간의 간섭 자유도를 증대시킬 수 있는 플래시 메모리 소자의 소자 분리막 형성방법을 제공하는데 다른 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 터널 산화막, 플로팅 게이트용 도전막 및 패드 질화막이 차례로 적층된 기판을 제공하는 단계와, 상기 패드 질화막, 상기 도전막, 상기 터널 산화막 및 상기 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 일부 매립되도록 상기 트렌치를 포함하는 전체 구조 상부에 제1 절연막을 형성하는 단계와, 상기 제1 절연막을 포함하는 전체 구조 상부면의 단차를 따라 제2 절연막을 형성하는 단계와, 상기 트렌치가 매립되도록 상기 제2 절연막을 포함하는 전체 구조 상부에 스핀 코팅 방식으로 제3 절연막을 형성하는 단계와, 상기 패드 질화막을 연마 정지막으로 이용하여 상기 제1 내지 제3 절연막을 연마하는 단계와, 상기 패드 질화막을 제거하는 동시에 상기 제3 절연막을 리세스시켜 상기 제1 및 제2 절연막을 돌출시키는 단계와, 상기 제3 절연막을 리세스시키는 동시에 상기 제1 및 제2 절연막을 일정 두께 식각하여 상기 도전막의 측벽에 제1 및 제2 절연막으로 이루어진 측벽 보호막을 형성하는 단계를 포함하는 플래시 메모리 소자의 소자 분리막 형성방법을 제공한다.
본 발명에서는 플래시 메모리 소자의 간섭 특성을 개선, 즉 간섭 자유도를 증가시키기 위해 플로팅 게이트용 도전막의 양측벽에 스페이서를 형성한다. 또한, 소자 분리막의 유효높이를 용이하게 조절하기 위하여 소자 분리막을 구성하는 SOD막 식각시 건식식각을 실시하여 소자 분리막의 유효높이를 제어한다. 특히, 소자 분리막 형성을 위한 평탄화 공정을 1번만 실시하여 소자 분리막 자체의 EFH 변화를 최소화할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 도면번호(참조번호)로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 1 내지 도 8은 본 발명의 실시예에 따른 플래시 메모리 소자의 소자 분리막 형성방법을 설명하기 위해 도시한 공정 단면도이다. 여기서는 설명의 편의를 위해 SA-STI 공정을 적용한 플래시 메모리 소자의 소자 분리막 형성방법의 공정 단면도를 일례로 도시하였으며, 또한, 웨이퍼 전체가 아닌 메모리 셀 영역의 일부만을 도시하였다.
먼저, 도 1에 도시된 바와 같이, 기판(10) 상에 터널 산화막(11), 플로팅 게이트용 도전막으로 기능하는 폴리실리콘막(12), 버퍼 산화막(13) 및 패드 질화막(14)을 차례로 형성한다.
이어서, 패드 질화막(14), 버퍼 산화막(13), 폴리실리콘막(12), 터널 산화막(11) 및 기판(10)의 일부를 일정 깊이로 식각하여 기판(10) 내에 트렌치(15)를 형성한다.
이어서, 도 2에 도시된 바와 같이, 산화공정을 실시하여 트렌치(15, 도 1참조)의 내부면을 따라 월산화막(17)을 형성한다. 예컨대, 월산화막(17)은 700~900℃의 공정 온도에서 퍼니스(furnace) 또는 라디칼(radical) 산화공정을 이용하여 30~80Å의 두께로 형성한다. 바람직하게, 월산화막(17)은 30Å의 일정한 두께로 형성한다.
이어서, 도 3에 도시된 바와 같이, 트렌치(15, 도 1참조)가 일부 매립되도록 월 산화막을 포함하는 전체 구조 상부에 라이너 HDP막(18)을 증착한다. 여기서, 라이너 HDP막(18)은 폴리실리콘막(12)의 양측벽을 보호하기 위한 측벽 보호막으로 기능한다.
이때, 라이너 HDP막(18)은 전체 1000Å~1300Å의 두께로 증착하며, 수직방향보다 수평방향으로의 증착특성이 현저히 우수하다는 막질특성을 갖고 있어 트렌치(15)의 측벽부에서는 100Å의 두께를 갖고 트렌치(15)의 바닥부에서는 이보다 현저히 두꺼운 두께를 갖게 된다. 예컨대, 트렌치(15)의 바닥부에서는 200~1000Å의 두께를 갖게 된다. 또한, 라이너 HDP막(18)의 수소(hydrogen) 농도는 100sccm이 되는 것이 바람직하다.
이때, 라이너 HDP막(18)은 전체 1000Å~1300Å의 두께로 증착하며, 수직방향보다 수평방향으로의 증착특성이 현저히 우수하다는 막질특성을 갖고 있어 트렌치(15)의 측벽부에서는 100Å의 두께를 갖고 트렌치(15)의 바닥부에서는 이보다 현저히 두꺼운 두께를 갖게 된다. 예컨대, 트렌치(15)의 바닥부에서는 200~1000Å의 두께를 갖게 된다. 또한, 라이너 HDP막(18)의 수소(hydrogen) 농도는 100sccm이 되는 것이 바람직하다.
이어서, 도 4에 도시된 바와 같이, 라이너 HDP막(18)을 포함하는 전체 구조 상부면의 단차를 따라 HTO(High Temperature Oxide)막(19)을 증착한다. 여기서, HTO막(19)은 폴리실리콘막(12)의 측벽을 보호하기 위한 또다른 측벽 보호막으로 기능한다. HTO막(19)은 DCS(DiChloroSilane, SiH2Cl2)를 소스로 이용하여 100~150Å의 두께로 증착한다. 바람직하게는, 150Å의 두께로 증착한다. 이에 따라, 트렌치(15)의 측벽부에 형성되는 라이너 HDP막(18) 및 HTO막(19)의 최종 두께는 250Å이 된다.
이어서, 도 5에 도시된 바와 같이, 트렌치(15, 도 1참조)가 매립되도록 HTO막(19) 상에 PSZ(PolySiliZane)막(20)을 형성한다. PSZ막(20)은 스핀 코팅 방식을 이용하여 형성하는 SOD(Spin On Dielectric)의 일종이다. 여기서, PSZ막(20)은 5500~6000Å의 두께로 형성한다.
이어서, PSZ막(20)에 대하여 큐어링(curing) 공정을 실시한 후, 어닐(anneal) 공정을 실시하여 PSZ막(20)의 막질을 조밀하게 한다. 여기서, 상기 어닐 공정을 실시하는 이유는 PSZ막(20)의 막질을 조밀화하여 후속 습식세정공정-CMP 공정 중 또는 후에 진행됨-시 PSZ막(20)의 손실을 최소화하기 위함이다. 이때, 상기 어닐 공정은 N2 가스를 이용하여 900℃에서 60분간 진행하고, 상기 큐어링은 350℃에서 2시간 동안 진행하는 것이 바람직하다.
이어서, 도 6에 도시된 바와 같이, CMP 공정을 실시하여 PSZ막(20A)을 연마한다. 이때, 상기 CMP 공정은 패드 질화막(14)을 연마 정지막으로 하여 실시하는데, 상기 CMP 공정시 손실되는 패드 질화막(14)의 두께를 5~15Å 정도가 되도록 연마 타겟(target)을 조절한다. 예컨대, 상기 CMP 공정은 산화막과 질화막 간의 연마 선택비를 조절하기 위해 LSS(Low Selectivity Slurry) 및 HSS(High Selectivity Slurry)을 차례로 이용한다.
특히, CMP 공정 중의 세정공정시에는 암모니아만을 이용한 세정공정을 실시한다. 즉, HF를 이용한 세정공정은 생략한다. 이는, PSZ막(20A)이 HF에 의한 습식식각율이 빠른 특성을 갖고 있어 HF에 의한 PSZ막(20A)의 손실을 최대한 막기 위함이다.
이어서, 도 7에 도시된 바와 같이, 습식세정공정을 실시하여 패드 질화막(14, 도 6참조)을 제거한다. 이러한 습식세정시에는, HTO막(19)과 PSZ막(20) 간의 식각 선택비 차이로 인해 HTO막(19)과 HDP막(18)의 손실은 최소화되는 반면, PSZ막(20)은 패드 질화막(14)과 함께 일정 깊이 식각된다. 이로써, 버퍼 산화막(13) 상부로는 윙(wing) 형태로 돌출된 구조의 스페이서 윙('W' 부위 참조)이 형성, 즉 측벽 보호막이 돌출된다. 이때, 스페이서 윙의 두께는 버퍼 산화막(13) 상부면으로부터 200Å 미만이 된다.
바람직하게는, 습식세정공정시에는 HF와 NH4F가 300:1 혼합된 BOE(Buffered Oxide Etchant) 용액을 이용하거나 100:1의 비율로 H2O로 희석된 HF 용액을 이용하여 PSZ막(20)을 일정 깊이 리세스시킨다. 여기서, PSZ막(20)의 손실 깊이는 반도체 메모리 셀이 형성되는 메모리 셀 영역에서보다 그 외의 주변회로 영역에서 더 적다. 예컨대, 주변회로 영역에서의 손실 깊이가 메모리 셀 영역에서의 손실 깊이의 1/2이 된다. 이는, 주변회로 영역의 패턴 밀도가 메모리 셀 영역에 비하여 낮기 때문이다.
이어서, 도면에 도시하진 않았지만, 반도체 메모리 셀을 제외한 주변회로 영역만을 선택적으로 덮는 구조의 PCL(Peripheral region Closed Layer) 마스크(mask)를 형성한다.
이어서, 도 8에 도시된 바와 같이, 상기 PCL 마스크를 이용한 건식식각공정을 실시하여 반도체 메모리 셀이 형성되는 셀 영역의 PSZ막(20A)을 선택적으로 식각한다. 이로써, 셀 영역의 PSZ막(20A)이 선택적으로 일정 깊이 식각됨과 동시에 스페이서 윙(W, 도 7 참조) 및 버퍼 산화막(13) 또한 함께 제거된다. 이때, 주변회로 영역의 스페이서 윙은 그대로 보존된다. 여기서, PSZ막(20A)이 원하는 EFH에 맞춰 적절하게 식각될 수 있는 이유는 습식식각이 아닌 건식식각공정을 실시하기 때문이다.
이와 같이, 상기 PCL 마스크를 이용한 식각공정은 셀 영역에 형성된 소자 분리막의 유효높이를 각각 제어하기 위해 실시한다.
이어서, 스트립 공정을 실시하여 상기 PCL 마스크를 제거한 후, 세정공정을 실시한다. 이러한 세정공정은 최종적으로 셀 영역 및 주변회로 영역의 EFH를 제어하기 위해 실시한다. 이로써, 셀 영역 내에는 적정화된 EFH를 갖는 소자 분리막(21)이 형성되면서 폴리실리콘막(12)의 양측벽으로는 폴리실리콘막(12)의 측벽 보호막인 스페이서(22)가 형성된다. 이때, 스페이서(22)의 두께는 150Å 미만이 되고, 소자 분리막(21)의 상부 표면이 적어도 터널 산화막(11) 상부 표면과 동일한 높이를 갖는 것이 바람직하다. 즉, 소자 분리막(21)의 상부 표면이 터널 산화막(11)보다 낮은 것이 바람직하다.
따라서, 이러한 스페이서(22)의 형성으로 인해 플래시 메모리 소자의 간섭 자유도를 확보할 수 있다. 이를 통해, 플래시 메모리 소자의 간섭 특성을 개선시켜 소자 특성을 향상시킬 수 있다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, SA-STI 공정 적용시 플로팅 게이트용 도전막의 양측벽에 측벽 보호막이 자동 형성되도록 함으로써, 플래시 메모리 소자의 간섭 특성을 개선시킬 수 있다.
첫째, 본 발명에 의하면, SA-STI 공정 적용시 플로팅 게이트용 도전막의 양측벽에 측벽 보호막이 자동 형성되도록 함으로써, 플래시 메모리 소자의 간섭 특성을 개선시킬 수 있다.
둘째, 본 발명에 의하면, 소자 분리막의 최상부층을 이루는 SOD막 식각시 건식식각을 실시하여 소자 분리막의 유효높이를 제어하면서, 상기 소자 분리막을 형성하기 위한 CMP 공정을 1번만 실시함으로써 웨이퍼 위치별 소자 분리막의 EFH 변화를 최소화할 수 있다. 따라서, 소자 분리막의 유효높이를 용이하게 제어할 수 있다.
Claims (13)
- 터널 산화막, 플로팅 게이트용 도전막 및 패드 질화막이 적층된 기판을 제공하는 단계;상기 패드 질화막, 상기 도전막, 상기 터널 산화막 및 상기 기판의 일부를 식각하여 트렌치를 형성하는 단계;상기 트렌치가 일부 매립되도록 상기 트렌치를 포함하는 전체 구조 상부에 제1 절연막을 형성하는 단계;상기 제1 절연막을 포함하는 전체 구조 상부면의 단차를 따라 제2 절연막을 형성하는 단계;상기 트렌치가 매립되도록 상기 제2 절연막을 포함하는 전체 구조 상부에 스핀 코팅 방식으로 제3 절연막을 형성하는 단계;상기 패드 질화막을 연마 정지막으로 이용하여 상기 제1 내지 제3 절연막을 연마하는 단계;상기 패드 질화막을 제거하는 동시에 상기 제3 절연막을 리세스시켜 상기 제1 및 제2 절연막을 돌출시키는 단계; 및상기 제3 절연막을 리세스시키는 동시에 상기 제1 및 제2 절연막을 일부 식각하여 상기 도전막의 측벽에 제1 및 제2 절연막으로 이루어진 측벽 보호막을 형성하는 단계를 포함하는 플래시 메모리 소자의 소자 분리막 형성방법.
- 제 1 항에 있어서,상기 제3 절연막은 PSZ(PolySilaZane)막으로 형성하는 플래시 메모리 소자의 소자 분리막 형성방법.
- 제 1 항에 있어서,상기 제1 절연막은 HDP(High Density Plasma)막으로 형성하는 플래시 메모리 소자의 소자 분리막 형성방법.
- 제 1 항에 있어서,상기 제2 절연막은 HTO(High Temperature Oxide)막으로 형성하는 플래시 메모리 소자의 소자 분리막 형성방법.
- 제 1 항에 있어서,상기 제1 절연막을 형성하는 단계 전, 상기 트렌치의 내부면에 월산화막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 소자 분리막 형성방법.
- 제 5 항에 있어서,상기 월산화막을 형성하는 단계는 700~900℃의 공정 온도에서 퍼니스 또는 라디칼 방식을 이용하여 30~80Å의 두께로 형성하는 플래시 메모리 소자의 소자 분리막 형성방법.
- 제 1 항에 있어서,상기 도전막을 형성하는 단계 후, 상기 도전막과 상기 패드 질화막 사이에 버퍼 산화막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 소자 분리막 형성방법.
- 제 1 항에 있어서,상기 제1 내지 제3 절연막을 연마하는 단계 전,상기 제3 절연막에 대해 큐어링 공정을 실시하는 단계; 및상기 제3 절연막에 대해 어닐 공정을 실시하는 단계를 더 포함하는 플래시 메모리 소자의 소자 분리막 형성방법.
- 제 8 항에 있어서,상기 어닐 공정시에는 N2 가스를 이용하는 플래시 메모리 소자의 소자 분리막 형성방법.
- 제 1 항에 있어서,상기 제1 내지 제3 절연막을 연마하는 단계는 세정공정을 포함하는 플래시 메모리 소자의 소자 분리막 형성방법.
- 제 10 항에 있어서,상기 세정공정은 암모니아를 이용하는 플래시 메모리 소자의 소자 분리막 형성방법.
- 제 9 항에 있어서,상기 측벽 보호막을 형성하는 단계는 건식식각공정으로 실시하는 플래시 메모리 소자의 소자 분리막 형성방법.
- 제 1 항에 있어서,상기 측벽 보호막을 형성하는 단계 후, 세정공정을 더 실시하는 단계를 더 포함하는 플래시 메모리 소자의 소자 분리막 형성방법.
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