JP2005079165A - 不揮発性半導体記憶装置とその製造方法、電子カードおよび電子装置 - Google Patents
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Abstract
【解決手段】NAND型フラッシュメモリにおいて、素子分離領域107 の一対の側面部と素子領域および浮遊ゲート103,104 の各端部が自己整合状態で形成されており、隣接する浮遊ゲート相互間領域の素子分離領域の上面の一部が窪んで凹部111 となっている。
【選択図】図6
Description
図6(a)は図2中の制御ゲート線方向に沿うA−A´線の断面構造の一例を示し、図6(b)は図2中の選択ゲート線方向に沿うB−B´線の断面構造(b)の一例を示している。
図3乃至図6は、メモリセルトランジスタの浮遊ゲートと選択トランジスタの下層ゲートがそれぞれ例えば二層(103,104) 構造を持つ場合に本発明を適用した第1の実施形態に係る製造工程の主要部において、各図の(a)は図2中の制御ゲート線方向に沿うA−A´線の断面構造の一例を、各図の(b)は図2中の選択ゲート線方向に沿うB−B´線の断面構造の一例をそれぞれ示している。
前述した第1の実施形態に係る製造方法では、第2多結晶シリコン膜104 の側壁に形成するSiO2 スペーサー膜108 を形成した時点で、素子分離領域の埋め込み絶縁膜107 が後退する。この際、埋め込み絶縁膜107 のうち後工程で形成するビット線コンタクト位置BCに隣接する部分が必要以上に後退する場合がある。このように埋め込み絶縁膜107 のうちでビット線コンタクト位置BCに隣接する部分が必要以上に後退すると、ビット線コンタクト以外の部分で半導体基板101 とビット線コンタクトのショートが発生し、NAND型フラッシュメモリが正常に動作しないという問題が発生する場合がある。この問題を解決するための第2の実施形態について以下に説明する。
図9乃至図12の各図の(a)は第2の実施形態に係る製造工程の主要部において図2中の制御ゲート線方向に沿うA−A´線の断面構造の一例を示し、図9乃至図12の各図の(b)は同じく選択ゲート線方向に沿うB−B´線の断面構造の一例を示している。
前記各実施形態においては、浮遊ゲートが一層構造の場合を示したが、浮遊ゲートが二層構造の場合にも本発明を適用することができる。また、前記各実施形態において、メモリセル領域のフォトレジストを除去する際、周辺領域のフォトレジストを同時に除去する場合もあり得る。さらに、前記各実施形態においては、第1多結晶シリコン膜、不純物としてリンが添加された第2多結晶シリコン膜と称しているが、必ずしも不純物が添加された多結晶シリコン膜は第2多結晶シリコン膜に限らず、第1多結晶シリコン膜の場合も含まれる。
上記各実施形態におけるビット線コンタクト位置BCに隣接する素子分離領域207 の上面と活性領域面との段差が大き過ぎると、ビット線コンタクト形成用ホールと活性領域(共通ドレイン領域)までの深さの比率(活性領域アスペクト比)が高くなり、ビット線コンタクトの形成が困難になるなどのおそれがある。この場合には、以下に述べるように工夫することが望ましい。
図16は、前述したNAND型フラッシュメモリを用いた電子カードと、この電子カードを用いた電子装置の構成の一例を示す。
デジタルスチルカメラ400 のケースには、カードスロット402 とそれに接続された回路基板(図示せず)が収納されており、メモリカード401 は、カードスロット402 に取り外しが可能な状態で装着された状態で前記回路基板上の電子回路に電気的に接続される。なお、メモリカード401 が例えば非接触型のICカードである場合には、カードスロット402 に収納し、あるいは近づけることで、回路基板上の電子回路に無線信号により電気的に接続される。
Claims (20)
- 半導体基板上に浮遊ゲートおよび制御ゲートが積層された積層ゲート構造を有する複数個のメモリセルトランジスタがソース領域およびドレイン領域を共有して直列に配置されたNANDセルが行列状に形成されたメモリセルアレイ領域と、
前記半導体基板上で前記各NANDセルの両端にそれぞれ1個づつ配置され、前記NANDセルの一端のメモリセルトランジスタの一端とソース領域あるいはドレイン領域を共有する複数個の選択トランジスタと、
前記半導体基板上のNANDセルとその両端の選択トランジスタからなるNAND束のアレイにおける列間で、前記メモリセルトランジスタの活性領域および浮遊ゲートの各端部に対して自己整列構造を有するとともに、前記選択トランジスタの活性領域の端部に対して自己整列構造を有するように設けられた溝型の素子分離領域と、
前記メモリセルアレイ領域における各行に対応して同一行のメモリセルトランジスタの各制御ゲートに連なるようにそれぞれ行方向に形成された複数本の制御ゲート線と、
前記選択トランジスタの形成領域における各行に対応して同一行の選択トランジスタの各ゲートに連なるようにそれぞれ行方向に形成された選択ゲート線と、
前記NAND束のアレイにおける列方向に隣り合う2個のNAND束の各一端側の選択トランジスタの各ドレイン領域に共通にビット線コンタクトを介して接続されたビット線と、
前記NAND束のアレイにおける列方向に隣り合う2個のNAND束の各一端側の選択トランジスタの各ソース領域に共通に接続されたソース線
とを具備し、前記メモリセルアレイ領域における素子分離領域は、少なくとも前記メモリセルトランジスタの浮遊ゲート相互間の素子分離領域の上面に凹部が形成されていることを特徴とする不揮発性半導体記憶装置。 - 前記凹部は、前記素子分離領域の上面中央部で列方向に帯状に窪んでいることを特徴とする請求項1記載の半導体装置。
- 前記メモリセルアレイ領域における素子分離領域の上面は、前記メモリセルトランジスタの浮遊ゲートの上面と前記ソース領域およびドレイン領域の上面との中間の高さ位置に存在し、前記凹部の底面は前記浮遊ゲートの底面とほぼ同じ高さ位置に存在することを特徴とする請求項1または2記載の半導体装置。
- 前記選択トランジスタは、前記制御ゲート線と同一工程で形成された選択ゲート線の下層側に前記メモリセルトランジスタの浮遊ゲートと同一工程で形成された下層ゲートを有し、この下層ゲートは前記選択ゲート線に接続されていることを特徴とする請求項1乃至3のいずれか1つに記載の不揮発性半導体記憶装置。
- 前記メモリセルアレイ領域における素子分離領域と前記選択トランジスタの形成領域における素子分離領域は、形状が同じであることを特徴とする請求項4記載の不揮発性半導体記憶装置。
- 前記メモリセルアレイ領域における素子分離領域と前記選択トランジスタの形成領域における素子分離領域は、形状が異なることを特徴とする請求項4記載の不揮発性半導体記憶装置。
- 前記選択トランジスタの形成領域における素子分離領域の上面は、前記選択トランジスタの下層ゲートの上面と前記ソース領域およびドレイン領域の上面との中間の高さ位置に存在し、平坦面であることを特徴とする請求項6記載の不揮発性半導体記憶装置。
- 前記メモリセルアレイ領域における浮遊ゲート相互間の素子分離領域上にはゲート間絶縁膜を介して前記制御ゲート線の底部が存在しており、前記選択トランジスタの形成領域における下層ゲート相互間の素子分離領域上には前記ゲート間絶縁膜を介して前記選択ゲート線の底部が存在していることを特徴とする請求項7記載の不揮発性半導体記憶装置。
- 前記ビット線コンタクトは、前記NAND束のアレイにおける列方向に隣り合う2個のNANDセルの各一端側の選択トランジスタに連なる2本の選択ゲート線相互間に位置し、前記ビット線は、前記NAND束のアレイにおける列間の素子分離領域の上方に位置して列方向に形成されていることを特徴とする請求項7または8記載の不揮発性半導体記憶装置。
- 半導体基板上に浮遊ゲートおよび制御ゲートが積層された積層ゲート構造を有する複数個のメモリセルトランジスタがソース領域およびドレイン領域を共有して直列に配置されたNANDセルが行列状に形成されたメモリセルアレイ領域と、前記半導体基板上で前記各NANDセルの両端にそれぞれ1個づつ配置され、前記NANDセルの一端のメモリセルトランジスタの一端とソース領域あるいはドレイン領域を共有する複数個の選択トランジスタと、前記半導体基板上のNANDセルとその両端の選択トランジスタからなるNAND束のアレイにおける列間で、前記メモリセルトランジスタの活性領域および浮遊ゲートの各端部に対して自己整列構造を有するとともに、前記選択トランジスタの活性領域の端部に対して自己整列構造を有するように設けられた溝型の素子分離領域と、前記メモリセルアレイ領域における各行に対応して同一行のメモリセルトランジスタの各制御ゲートに連なるようにそれぞれ行方向に形成された複数本の制御ゲート線と、前記選択トランジスタの形成領域における各行に対応して同一行の選択トランジスタの各ゲートに連なるようにそれぞれ行方向に形成された選択ゲート線と、前記NAND束のアレイにおける列方向に隣り合う2個のNAND束の各一端側の選択トランジスタの各ドレイン領域に共通にビット線コンタクトを介して接続されたビット線と、前記NAND束のアレイにおける列方向に隣り合う2個のNAND束の各一端側の選択トランジスタの各ソース領域に共通に接続されたソース線とを具備し、前記メモリセルアレイ領域における素子分離領域は、少なくとも前記メモリセルトランジスタの浮遊ゲート相互間の素子分離領域の上面に凹部が形成されていることを特徴とする不揮発性半導体記憶装置の製造方法であって、
前記素子分離領域を形成する際に、前記メモリセルアレイ領域における浮遊ゲート相互間の素子分離領域の上面に凹部を形成する工程を具備することを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記メモリセルアレイ領域における素子分離領域の上面に凹部を形成する工程は、前記選択トランジスタの形成領域における素子分離領域上をマスクした状態で行うことを特徴とする請求項10記載の不揮発性半導体記憶装置の製造方法。
- 半導体基板上に浮遊ゲートおよび制御ゲートが積層された積層ゲート構造を有する複数個のメモリセルトランジスタがソース領域およびドレイン領域を共有して直列に配置されたNANDセルが行列状に形成されたメモリセルアレイ領域と、前記半導体基板上で前記各NANDセルの両端にそれぞれ1個づつ配置され、前記浮遊ゲートと同一層の下層ゲートおよび前記制御ゲートと同一層の上層ゲートを有し、前記NANDセルの一端のメモリセルトランジスタの一端とソース領域あるいはドレイン領域を共有する複数個の選択トランジスタとを具備する不揮発性半導体記憶装置を製造する際、
半導体基板上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に前記浮遊ゲートおよび下層ゲートを形成するための少なくとも1層の第1の電極層を形成する工程と、
前記第1の電極層、前記第1の絶縁膜および前記半導体基板を選択的に除去し、前記第1の電極層に対して自己整合的に素子分離領域用の溝を形成する工程と、
前記素子分離領域用の溝内に素子分離用絶縁膜を埋め込み、その上面が前記第1の電極層と前記第1の絶縁膜の中間の高さになるまでエッチングする工程と、
さらに、前記メモリセルアレイ領域における前記第1の電極層相互間の素子分離領域の上面に凹部を形成する工程と、
全面に第2の絶縁膜を形成する工程と、
前記選択トランジスタの前記下層ゲート部上の前記第2の絶縁膜の一部を除去して前記下層ゲート部の表面の一部を露出させるように開口部を形成する工程と、
全面に第2の電極層を堆積する工程と、
前記第2の電極層上にゲート加工用パターンを形成し、それをマスクとして第2の電極層、前記第2の絶縁膜および前記第1の電極層をパターンニングすることにより、前記制御ゲート線および選択ゲート線および浮遊ゲートを得る工程
とを具備することを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記メモリセルアレイ領域における素子分離領域の上面に凹部を形成する工程は、
全面にSiO2 膜を堆積し、それを前記メモリセルトランジスタの前記第1の電極層の側壁に残すようにエッチングしてスペーサー膜を形成する工程と、
前記スペーサー膜をエッチングマスクとして前記素子分離領域の上面の一部をエッチング除去する工程と、
前記スペーサー膜を除去する工程
とを具備することを特徴とする請求項12記載の不揮発性半導体記憶装置の製造方法。 - 前記メモリセルアレイ領域における素子分離領域の上面に凹部を形成する工程は、前記選択トランジスタの形成領域における素子分離領域上をマスクした状態で行うことを特徴とする請求項12または13記載の不揮発性半導体記憶装置の製造方法。
- 請求項1乃至9のいずれか1項に記載の不揮発性記憶装置を搭載してなることを特徴とする電子カード。
- 請求項15記載の電子カードと、
前記電子カードに電気的に接続可能なカードスロットと、
前記カードスロットに接続されたカードインターフェース
とを具備することを特徴とする電子装置。 - 前記電子装置は、デジタルスチルカメラであることを特徴とする請求項16記載の電子装置。
- 前記電子装置は、パーソナルデジタルアシスタントであることを特徴とする請求項16記載の電子装置。
- 前記電子装置は、ボイスレコーダであることを特徴とする請求項16記載の電子装置。
- 前記電子装置は、PCカードであることを特徴とする請求項16記載の電子装置。
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