KR100691946B1

KR100691946B1 - 플래쉬 메모리 소자의 제조방법

Info

Publication number: KR100691946B1
Application number: KR1020060015005A
Authority: KR
Inventors: 김영미
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-02-16
Filing date: 2006-02-16
Publication date: 2007-03-09

Abstract

본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 반도체 기판상에 폴리실리콘막 및 질화막을 형성한 후 질화막, 폴리실리콘막 및 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 트렌치 측벽 및 하부에 제1 절연막을 형성하는 단계와, 트렌치가 매립되도록 전체 구조 상부에 제2 절연막을 형성하여 소자 분리막을 형성하는 단계와, 소자 분리막을 소정 두께 식각하는 단계로 실시함으로써 트렌치 매립시 보이드(void)를 개선할 수 있고, 셀의 간섭(interference) 효과와 싸이클링(cycling) 특성을 개선할 수 있다.

SOD, 간섭 효과, 싸이클링, 절연막

Description

플래쉬 메모리 소자의 제조방법{Method of manufacturing a flash memory device}

도 1a 및 도 1b는 트렌치 내에 HDP와 액체 성분의 산화막을 매립했을 경우 프로그램(도 1a)과 소거시(도 1b) 싸이클링 특성을 설명하기 위한 그래프이다.

도 2a 내지 도 2d는 본 발명에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.

<도면의 주요부분에 대한 부호의 설명>

100 : 반도체 기판 102 : 터널 산화막

104 : 폴리실리콘막 106 : 질화막

108 : 트렌치 110 : 제1 절연막

112 : 제2 절연막 114 : 소자 분리막

116 : 유전체막

본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히, 셀의 간섭(interference)과 싸이클링(cycling) 특성을 개선하면서 트렌치 매립시 보이드(void)를 개선할 수 있는 플래쉬 메모리 소자의 제조방법에 관한 것이다.

일반적인 플래쉬 메모리 소자의 제조방법을 설명하면 다음과 같다.

반도체 기판상에 터널 산화막, 플로팅 게이트용 폴리실리콘막 및 질화막을 형성한 후, 질화막, 폴리실리콘막, 터널 산화막 및 반도체 기판의 일부를 식각하여 트렌치를 형성한다. 트렌치가 매립되도록 전체 구조 상부에 HDP(High Density Plasma) 산화막을 형성한 후, 질화막 상부가 노출될 때까지 HDP 산화막을 연마하여 소자 분리막을 형성한다.

그런데, 소자의 고집적화에 따라 셀간 거리가 축소되고, 이로 인해 셀간 간섭 효과가 발생된다. 셀간 간섭 효과를 줄이기 위한 가장 좋은 방법 중 첫 번째는 폴리실리콘막의 두께를 낮추거나, 두 번째는 EFH를 낮춰 폴리실리콘막과 폴리실리콘막이 서로 마주보는 면적을 줄이는 것이다.

그러나, 첫 번째의 경우는 프로그램 속도와 밀접한 관계가 있어 트레이드오프(trade off)가 불가피하며, 두 번째의 경우는 후속 공정인 컨트롤 게이트용 폴리실리콘막과 터널 산화막 간의 거리가 가까워 싸이클링 특성에 열화를 가져온다.

따라서, 소자 분리막의 EFH(Effective Field Height)를 조절하기 위하여 소자 분리막을 소정 두께로 식각한다. 그리고, 질화막을 제거한 후 전체 구조상에 유전체막 및 컨트롤 게이트용 폴리실리콘막을 형성한다.

그러나, 소자가 더욱더 축소화됨에 따라 트렌치 매립이 어렵게 되어, 현재 사용하는 HDP 산화막을 이용하여 트렌치 매립시 보이드와 같은 문제점이 발생하게 된다. 이를 해결하기 위해 트렌치 매립시 성질은 같으나 물성이 달라 매립 능력이 뛰어난 액체 성분의 산화막을 스핀 코팅(spin coating)방법으로 형성하고 있다.

그러나, 액체 성분의 산화막은 고형화된 물질이 아니기 때문에 어닐 공정을 통해 산화막과 결합하고 있는 유기물(organic)을 없애 주어야 한다. 그런데, 열처리 공정을 진행하게 되면, 반도체 기판과 플로팅 게이트용 폴리실리콘막이 산화된다. 이로 인해, 소자의 원활한 동작을 위해 일정 두께로 형성된 터널 산화막이 두꺼워지고, 두꺼워진 터널 산화막은 셀의 프로그램 및 소거시 커플링(coupling)을 감소시켜 동작 속도를 현저히 감소시킨다. 또한, 터널 산화막은 순수한 터널 산화막이 아니라 특성을 예측하기 어려운 산화막이 추가되었기 때문에 읽기와 쓰기의 오동작을 유발할 수 있다.

도 1a 및 도 1b는 트렌치 내에 HDP와 액체 성분의 산화막을 매립했을 경우 프로그램(도 1a)과 소거시(도 1b) 싸이클링 특성이 열화되는 결과를 나타낸 그래프이다. 각 그래프는 각 웨이퍼를 프로그램 또는 소거시켰을 때 열화되는 정도를 나타내는 것으로 a는 액체 성분의 산화막을 트렌치에 매립하였을 때를, b는 HDP 산화막을 트렌치에 매립하였을 때를 나타낸 것이다.

상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 셀의 간섭 효과와 싸이클링 특성을 개선하면서 트렌치 매립시 보이드를 개선하기 위한 플래쉬 메모리 소자의 제조방법을 제공하는 데 있다.

본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조방법은, 반도체 기판상에 폴리실리콘막 및 질화막을 형성한 후, 상기 질화막, 폴리실리콘막 및 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 측벽 및 하부에 제1 절연막을 형성하는 단계와, 상기 트렌치가 매립되도록 전체 구조 상부에 제2 절연막을 형성하여 소자 분리막을 형성하는 단계와, 상기 소자 분리막을 소정 두께로 식각하여 상기 제1 절연막이 상기 제2 절연막보다 높은 두께로 상기 트렌치 측벽에 잔류하도록 하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법을 제공한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위한 단면도이다.

도 2a를 참조하면, 반도체 기판(100) 상에 터널 산화막(102), 폴리실리콘막(104) 및 질화막(106)을 형성한 후 질화막(106), 폴리실리콘막(104), 터널 산화막(102) 및 반도체 기판(100)의 일부를 식각하여 트렌치(108)를 형성한다. 이후, 트렌치(108) 측벽과 하부에 소정 두께의 제1 절연막(110)을 형성한다. 이때, 제1 절 연막(110)은 산화막 또는 질화막으로 형성한다.

도 2b를 참조하면, 트렌치(108)가 매립되도록 전체 구조 상부에 제2 절연막(112)을 형성한다. 그리고, 질화막(106)이 노출될 때까지 제2 절연막(112)을 연마하여 제1 절연막(110)과 제2 절연막(112)으로 구성된 소자 분리막(114)을 형성한다. 여기서, 제2 절연막(112)은 제1 절연막(110)보다 식각 률 및 갭필 능력이 우수한 물질을 이용하여 형성하는데, 예컨데, SOD(Spin On Dielectric)를 이용하여 형성한다.

도 2c를 참조하면, 소자 분리막(114)의 EFH를 조절하기 위해 제1 절연막(110)과 제2 절연막(112)으로 구성된 소자 분리막(114)을 소정 두께로 식각한다. 이때, 제2 절연막(112)은 제1 절연막(110)에 비해 식각 률이 우수하므로, 제2 절연막(112)의 식각 두께를 EFH로 하여 식각 공정을 실시한다. 이렇게 하면, 제2 절연막(112)의 식각 두께에 따라 소자 분리막(114)의 EFH가 조절되고, 제1 절연막(110)은 제2 절연막(112)의 높이보다 높게 트렌치 측벽에 잔류하게 된다.

한편, 소자 분리막(114)의 EFH를 조절하기 위해 식각되는 제2 절연막(112)은 터널 산화막(102) 상부 표면으로부터 위로 100nm 두께까지 형성되거나, 터널 산화막(102) 상부 표면으로부터 아래로 50nm 두께까지 형성되도록 한다. 바람직하게, 제2 절연막(112)은 반도체 기판(100) 아래까지 식각될 수 있으며, 제2 절연막(112)을 반도체 기판(100)까지 식각하면 캐패시턴스(capacitance)가 거의 존재하지 않으므로 캐패시턴스로 인하여 발생되는 간섭 효과가 개선되고, 셀 분포 특성의 열화 또한 방지할 수 있다. 제2 절연막(112)의 특성을 향상시키기 위해 어닐 공정을 실 시한다. 이때, 어닐 공정을 실시하여도 제1 절연막(110)이 베리어 역할을 함으로 반도체 기판(100)과 폴리실리콘막(104)은 산화되지 않는다.

도 2d를 참조하면, 질화막(106)을 제거한 후 전체 구조상에 유전체막(116)을 형성한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 바와 같이 본 발명의 효과는 다음과 같다.

첫째, 제1 절연막과 제2 절연막을 이용하여 트렌치를 매립함으로써 보이드 효과를 개선하면서 셀의 프로그램 속도를 그대로 유지할 수 있다.

둘째, 제1 절연막과 제2 절연막을 이용하여 트렌치를 매립함으로써 셀의 간섭 효과와 싸이클링 특성을 개선할 수 있다.

셋째, 추후 프로그램 속도와 분포 차원에서 마진이 적은 멀티-레벨 셀(Multi-Level Cell; MLC) 구조에 적용 가능하다.

넷째, 제1 절연막과 제2 절연막의 식각 차에 의하여 셀의 커플링 비를 증대시킬 수 있다.

Claims

반도체 기판상에 폴리실리콘막 및 질화막을 형성한 후, 상기 질화막, 폴리실리콘막 및 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계;

상기 트렌치 측벽 및 하부에 제1 절연막을 형성하는 단계;

상기 트렌치가 매립되도록 전체 구조 상부에 제2 절연막을 형성하여 소자 분리막을 형성하는 단계; 및

상기 소자 분리막을 소정 두께로 식각하여 상기 제1 절연막이 상기 제2 절연막보다 높은 두께로 상기 트렌치 측벽에 잔류하도록 하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
제1항에 있어서, 상기 제1 절연막은 산화막 또는 질화막으로 형성하는 플래쉬 메모리 소자의 제조방법.
제1항에 있어서, 상기 제2 절연막은 상기 제1 절연막보다 식각 률 및 갭필 능력이 우수한 물질을 이용하여 형성하는 플래쉬 메모리 소자의 제조방법.
제1항 또는 제3항에 있어서, 상기 제2 절연막은 SOD로 형성하는 플래쉬 메모리 소자의 제조방법.
제1항에 있어서, 상기 소자 분리막 식각 공정은 상기 제2 절연막의 식각 두께를 EFH로 하여 실시하는 플래쉬 메모리 소자의 제조방법.
제1항에 있어서, 상기 제2 절연막은 상기 터널 산화막 상부 표면으로부터 위로 100nm 두께까지 형성하거나, 상기 터널 산화막 상부 표면으로부터 아래로 50nm 두께까지 형성하는 플래쉬 메모리 소자의 제조방법.