KR20070053488A - 플래쉬 메모리 소자의 제조방법 - Google Patents

Abstract

본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 플로팅 게이트의 표면을 산화시켜 산화막을 형성한 후 이를 제거함으로써, 플로팅 게이트의 표면에 형성된 산화막의 두께만큼 플로팅 게이트와 플로팅 게이트 사이의 스페이스를 확보하여 셀의 간섭 효과를 감소시키고, 소자의 신뢰성 저하를 방지할 수 있다.

플로팅 게이트, 리세스, 소자분리막

Description

플래쉬 메모리 소자의 제조방법{Method of manufacturing a flash memory device}

도 1은 종래에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.

도 2a 내지 도 2d는 본 발명에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.

<도면의 주요부분에 대한 부호의 설명>

100 : 반도체 기판 102 : 소자분리막

104 : 터널 산화막 106 : 제1 폴리실리콘막

108 : 제2 산화막 110 : 유전체막

112 : 제2 폴리실리콘막

본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히, 플로팅 게이트간의 스페이스를 넓이기 위한 플래쉬 메모리 소자의 제조방법에 관한 것이다.

일반적으로 60nm 이하의 반도체 소자에서 플로팅 게이트는 소자 분리막 형성시 플로팅 게이트의 두께를 높이고, 소자 분리막 상부를 일부 리세스(recess)하는 자기정렬 플로팅 게이트(Self Aligned Floating Gate; SA-FG) 구조로 형성한다. 이에 대해 도 1에서 자세히 설명하면 다음과 같다.

도 1을 참조하면, 반도체 기판(10) 상부에 패드 산화막(미도시) 및 질화막(미도시)을 증착한 후, 질화막, 패드 산화막 및 반도체 기판(10)의 소정영역을 식각하여 트렌치(미도시)를 형성한다. 트렌치가 내에 산화막을 매립한 후 질화막 상부가 노출되도록 연마한다. 질화막 및 패드 산화막을 제거하여 소자 분리막(11)을 형성함으로써 액티브 영역과 필드 영역을 정의한다. 전체 구조 상부에 터널 산화막 (12), 제1 폴리실리콘막(13)을 형성한 후, 소자 분리막(11) 상부가 노출될 때까지 연마한다. 소자 분리막(11)의 일정 두께를 리세스한 후 전체 구조 상부에 유전체막 (14) 및 제2 폴리실리콘막(15)을 형성한다. 제2 폴리실리콘막(15)을 패터닝하여 컨트롤 게이트를 형성하고, 컨트롤 게이트를 마스크로 하부의 제1 폴리실리콘막(13)을 패터닝하여 플로팅 게이트를 형성한다.

그런데, 상기와 같은 공정으로 플로팅 게이트를 형성하면, 소자의 축소화로 인하여 피치(pitch; a) 사이즈와 액티브 폭(b)은 감소하는 반면, 소자의 신뢰성을 결정하는 유전체막의 두께는 일정 두께 이하로 낮아질 수 없다. 따라서, 피치 사이즈의 축소에 따라 플로팅 게이트와 플로팅 게이트 사이의 스페이스(c)가 감소하게 되어 셀에 간섭 효과(interference)가 증가하게 된다.

또한, 폴리실리콘막으로 구성된 컨트롤 게이트에 셀 동작을 위한 고전압을 인가하게 되면 폴리실리콘막내의 전자들이 포텐셜 차이에 따라 고전압이 인가되는 쪽으로 이동하게 되고, 이에 따라 컨트롤 게이트에는 공핍(Depletion) 영역이 존재하게 된다. 그런데, 소자의 축소화로 인하여 플로팅 게이트와 플로팅 게이트 사이의 간격이 좁아지게 되면, 이들 사이의 컨트롤 게이트의 폭도 좁아지게 되고, 플로팅 게이트와 플로팅 게이트 사이의 컨트롤 게이트 영역이 모두 공핍 영역이 된다. 이렇게 되면 게이트 커플링비가 급격히 감소하게 되므로 소자 동작, 특히 프로그램 속도의 급격한 감소를 일으키게 된다.

상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 플로팅 게이트와 플로팅 게이트 사이의 스페이스를 넓혀 소자의 신뢰성 저하를 방지하고 셀의 간섭 효과를 감소시키기 위한 플래쉬 메모리 소자의 제조방법을 제공하는 데 있다.

본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조방법은, 반도체 기판 상부의 소정 영역에 터널 산화막 및 제1 폴리실리콘막이 적층되도록 형성하고, 적층된 상기 터널 산화막 및 제1 폴리실리콘막 사이에 상기 제1 폴리실리콘막 높이보다 낮게 소자 분리막을 형성하는 단계와, 노출된 상기 제1 폴리실리콘막 표면에 산화 공정을 통해 산화막을 형성하는 단계와, 상기 산화막을 제거하여 상기 제1 폴리실리콘막과 제1 폴리실리콘막 사이의 스페이스를 넓힌 후, 전체 구조 상부에 유전체막 및 제2 폴리실리콘막을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법을 제공한다.

본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조방법은, 반도체 기판 상부에 패드 산화막 및 질화막을 증착한 후, 상기 질화막, 패드 산화막 및 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 전체 구조 상부에 제1 산화막을 증착한 후, 상기 질화막 상부가 노출되도록 연마하는 단계와, 상기 질화막 및 패드 산화막을 제거하여 소자 분리막을 형성하고, 전체 구조 상부에 터널 산화막 및 제1 폴리실리콘막을 형성한 후, 상기 소자 분리막 상부가 노출되도록 연마하는 단계와, 제1 습식 식각 공정을 실시하여 상기 소자 분리막의 일부 두깨를 제거한 후, 상기 제1 폴리실리콘막 표면을 산화시켜 제2 산화막을 형성하는 단계와, Z제2 습식 식각 공정으로 상기 제2 산화막을 제거하여 상기 제1 폴리실리콘막과 제1 폴리실리콘막 사이의 스페이스를 넓히는 단계와, 전체 구조 상부에 유전체막 및 제2 폴리실리콘막을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법을 제공한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 2a 내지 도 2d는 본 발명에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.

도 2a를 참조하면, 반도체 기판(100)에 웰 이온 주입 공정을 실시하여 웰을 형성한 후 셀 문턱 전압(Vt) 조절용 이온 주입 공정을 실시한다. 반도체 기판(100) 상부에 패드 산화막(미도시), 질화막(미도시)을 형성한다. 이때, 질화막은 후속 공정 단계인 플로팅 게이트가 형성될 높이 만큼 높게 형성한다. 질화막, 패드 산화막 및 반도체 기판(100)의 일부를 식각하여 트렌치(미도시)를 형성한다.

트렌치 내부에 측벽 산화막(미도시)을 형성하고, 트렌치가 매립되도록 전체 구조 상부에 제1 산화막(미도시)을 증착한 후, 질화막 상부가 노출되도록 연마한다. 질화막을 제거하여 소자 분리막(102)을 형성한 후, 세정 공정을 실시한다. 이때, 세정 공정시 패드 산화막도 제거된다. 전체 구조 상부에 터널 산화막(104), 제1 폴리실리콘막(106)을 형성한다. 이때, 제1 폴리실리콘막(106)은 질화막의 두께, 예컨데 800Å 내지 1200Å의 두께로 형성한다. 소자 분리막(102) 상부가 노출될 때까지 제1 폴리실리콘막(106)을 연마한 후, 습식 식각 공정을 실시하여 소자 분리막(102)의 일정 두께를 식각한다. 이에 따라, 제1 폴리실리콘막(106)의 높이보다 낮은 소자 분리막(102)이 형성된다. 여기서, 습식 식각은 HF 용액을 이용하여 식각하고, 소자 분리막(102)은 400Å 내지 1000Å 두께 정도 식각된다.

도 2b를 참조하면, 산화 공정을 실시하여 노출된 제1 폴리실리콘막(106) 표면을 산화시켜 제2 산화막(108)을 형성한다. 이때, 산화 공정은 터널 산화막(104)에 영향을 주지 않도록 650℃ 내지 750℃의 온도에서 실시하고, 제2 산화막(108)은 50Å 내지 200Å의 두께로 형성된다.

도 2c를 참조하면, 제1 폴리실리콘막(106) 표면에 형성된 제2 산화막(108)을 제거한다. 이때, 제2 산화막(108)은 HF 용액을 이용하여 습식 식각하고, 제2 산화막(108) 제거시 소자 분리막(102) 상부도 일부 제거되는데, 터널 산화막(104)이 노출되지 않는 높이를 유지하도록 한다.

도 2d를 참조하면, 전체 구조 상부에 유전체막(110) 및 제2 폴리실리콘막(112)을 형성한다. 제2 폴리실리콘막(112)을 패터닝하여 컨트롤 게이트를 형성하고, 컨트롤 게이트를 마스크로 하부의 제1 폴리실리콘막(106)을 패터닝하여 플로팅 게이트를 형성한다.

상기한 바와 같이 제1 폴리실리콘막(106) 표면에 산화 공정을 실시하여 제2 산화막(108)을 형성한 후 이를 제거함으로써, 제1 폴리실리콘막(106) 표면에 형성된 제2 산화막(108)의 두께만큼 플로팅 게이트와 플로팅 게이트 사이의 스페이스(d)를 확보하여 셀의 간섭 효과를 감소시키고, 소자의 신뢰성 저하를 방지한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 바와 같이 본 발명에 의하면, 플로팅 게이트와 플로팅 게이트 사이의 스페이스를 넓힘으로써 유전체막의 두께를 기존 두께로 유지하여 소자의 신뢰성 저하를 방지하고, 셀의 간섭 효과를 감소시켜 소자 특성 분포를 향상시킬 수 있다.

또한, 소자 특성 분포를 향상시킴으로써 멀티-레벨 셀(Multi-Level Cell; MLC) 제조 공정에도 적용할 수 있다.

Claims (10)

1. 반도체 기판 상부의 소정 영역에 터널 산화막 및 제1 폴리실리콘막이 적층되도록 형성하고, 적층된 상기 터널 산화막 및 제1 폴리실리콘막 사이에 상기 제1 폴리실리콘막 높이보다 낮게 소자 분리막을 형성하는 단계;

   노출된 상기 제1 폴리실리콘막 표면에 산화 공정을 통해 산화막을 형성하는 단계; 및

   상기 산화막을 제거하여 상기 제1 폴리실리콘막과 제1 폴리실리콘막 사이의 스페이스를 넓힌 후, 전체 구조 상부에 유전체막 및 제2 폴리실리콘막을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
2. 제1항에 있어서, 상기 제1 폴리실리콘막은 800Å 내지 1200Å의 두께로 높게 형성하는 플래쉬 메모리 소자의 제조방법.
3. 제1항에 있어서, 상기 산화 공정은 650℃ 내지 750℃의 온도에서 래디컬 산화 공정을 실시하는 플래쉬 메모리 소자의 제조방법.
4. 제1항에 있어서, 상기 산화막은 HF 용액을 이용하여 습식 식각 공정으로 제거하는 플래쉬 메모리 소자의 제조방법.
5. 반도체 기판 상부에 패드 산화막 및 질화막을 증착한 후, 상기 질화막, 패드 산화막 및 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계;

   상기 트렌치가 매립되도록 전체 구조 상부에 제1 산화막을 증착한 후, 상기 질화막 상부가 노출되도록 연마하는 단계;

   상기 질화막 및 패드 산화막을 제거하여 소자 분리막을 형성하고, 전체 구조 상부에 터널 산화막 및 제1 폴리실리콘막을 형성한 후, 상기 소자 분리막 상부가 노출되도록 연마하는 단계;

   제1 습식 식각 공정을 실시하여 상기 소자 분리막의 일부 두깨를 제거한 후, 상기 제1 폴리실리콘막 표면을 산화시켜 제2 산화막을 형성하는 단계;

   제2 습식 식각 공정으로 상기 제2 산화막을 제거하여 상기 제1 폴리실리콘막과 제1 폴리실리콘막 사이의 스페이스를 넓히는 단계; 및

   전체 구조 상부에 유전체막 및 제2 폴리실리콘막을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
6. 제5항에 있어서, 상기 제1 폴리실리콘막은 800Å 내지 1200Å의 두께로 형성하는 플래쉬 메모리 소자의 제조방법.
7. 제5항에 있어서, 상기 제1 습식 식각 공정은 HF 용액을 이용하여 상기 제1 폴리실리콘막의 높이보다 낮게 상기 소자 분리막 상부의 일부를 제거하는 플래쉬 메모리 소자의 제조방법.
8. 제5항에 있어서, 상기 소자 분리막은 400Å 내지 1000Å 두께 정도 식각되는 플래쉬 메모리 소자의 제조방법.
9. 제5항에 있어서, 상기 산화 공정은 650℃ 내지 750℃의 온도에서 래디컬 산화 공정을 실시하는 플래쉬 메모리 소자의 제조방법.
10. 제5항에 있어서, 상기 제2 습식 식각 공정은 HF 용액을 이용하여 실시하는 플래쉬 메모리 소자의 제조방법.

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