KR100803494B1 - 플래쉬 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 플로팅 게이트들 사이의 소자분리막내에 도전막을 형성하여 플로팅 게이트들간 커패시턴스(capacitance)를 감소시킴으로써 간섭 효과를 줄이고 커플링비를 향상시키기 위한 기술이다.
간섭 효과, 커플링 비, 도전막
Description
도 1은 일반적인 플래쉬 메모리 소자의 단면도
도 2는 종래 기술에 따른 플래쉬 메모리 소자의 단면도
도 3a 내지 도 3h는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
30 : 반도체 기판 31 : 터널 산화막
32 : 제 1 폴리실리콘막 33 : 질화막
34 : 소자분리막 35 : 제 2 트렌치
36 : 도전막 37 : 제 2 폴리실리콘막
38 : 플로팅 게이트 라인 39 : ONO막
40 : 컨트롤 게이트용 폴리실리콘막
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 플로팅 게이트들간 커패시턴스를 감소시키어 간섭 효과를 줄이고 커플링비를 향상시키기 위한 플래쉬 메모리 소자의 제조방법에 관한 것이다.
도 1은 일반적인 플래쉬 메모리 소자의 단면도로, 반도체 기판(10)의 필드 영역에는 얕은 트렌치(Shallow Trench) 구조의 소자분리막(13)이 형성되어 있고, 액티브 영역상에는 터널 산화막(11)을 개재하여 제 1, 제 2 폴리실리콘막(12)(14)이 적층된 구조의 플로팅 게이트(15)가 형성되어 있다.
그리고, 상기 플로팅 게이트(15) 및 소자분리막(13)의 표면 단차를 따라서 ONO(Oxide-Nitride-Oxide) 구조의 유전체막(16)이 형성되어 있고, 상기 유전체막(16)상에는 컨트롤 게이트(17)가 형성되어 있다.
소자의 집적도가 높아짐에 따라서 상기 플로팅 게이트(15)들 사이의 거리가 좁아지고 있으며 이로 인해 이웃하는 플로팅 게이트(15) 사이의 커패시턴스(capacitance)가 증가되고 있다. 그 결과, 간섭 효과(interference effect)가 증가되고 커플링비(coupling ratio)가 감소되게 되었다.
한편, 간섭 효과(interference effect)란, 리딩(reading)하려는 셀(cell)의 바로 인접 셀을 프로그램(program)하게 되면 인접 셀의 플로팅 게이트의 전하(charge) 변화로 인해 바로 옆의 셀의 리드 동작시 인접 프로그램된 셀(programed cell)의 커패시턴스 작용으로 실제 셀의 문턱전압보다 높은 문턱전압이 리딩되는 현상을 일컫는 것으로, 리딩하는 셀의 플로팅 게이트의 전하 자체는 변하지 않지만 바로 인접 셀의 상태(status)의 변화에 의해 실제 셀의 상태가 왜곡되어 보이게 된다.
이러한 왜곡 현상은 셀의 분포(distribution)를 넓게 하여 셀 상태의 컨트롤을 어렵게 하는 원인이 된다. 특히, 싱글 레벨 셀(Single Level Cell : SLC)에 비하여 셀 분포 마진이 작은 멀티 레벨 셀(Multi Level Cell : MLC)에서는 그 영향이 막대하다. 따라서, 셀 균일도(uniformity)를 개선하기 위해서는 간섭 효과를 줄일 필요가 있다.
커플링비는 컨트롤 게이트에 인가한 바이어스의 몇 %가 플로팅 게이트에 걸리는가를 나타내는 지표로써, 커플링비가 감소되면 프로그램 스피드가 저하되게 된다.
이에, 도 2에 도시된 바와 같이 제 2 폴리실리콘막(14) 패터닝 공정 이후에 플로팅 게이트(15) 사이의 소자분리막(13)이 터널 산화막(11)보다 낮아지도록 습식 식각 공정으로 소자분리막(13)을 리세스(recess)시키고, 소자분리막(13)이 리세스(recess)된 공간에 컨트롤 게이트(17)를 채움으로써 플로팅 게이트(15)간 커패시턴스(capacitance)를 줄이는 방법이 도입되었다.
그러나, 소자분리막(13)의 리세스로 인하여 컨트롤 게이트(17)와 액티브 영역간 간격이 좁아지게 되어 그들 사이에 위치하는 소자분리막(13)의 두께가 얇아짐에 따라서, 컨트롤 게이트(17)에 가해지는 바이어스(bias)가 액티브 영역에 직접적으로 영향을 주는 문제가 유발되고, 제 2 폴리실리콘막(14) 패터닝 공정시 오정렬이 발생될 경우 터널 산화막(11)이 어택(attack)되는 문제가 발생되게 된다.
또한, 사이클링(cycling)시 컨트롤 게이트(17)에 인가되는 높은 바이어스 전압에 의하여 컨트롤 게이트(17)와 액티브 영역 사이의 소자분리막(13)에 전하가 트랩(trap)되게 되는데 컨트롤 게이트(17)와 액티브 영역사이의 소자분리막(13)의 두께가 얇으면 브레이크다운(breakdown)이 발생되어 사이클링 결함이 발생되게 된다.
상기 제 1 폴리실리콘막(12)의 두께를 줄이면 플로팅 게이트(15)간 커패시턴스를 줄일 수 있으나, 제 1 폴리실리콘막(12)의 두께가 낮아지면 커플링비가 감소되게 되므로 프로그램 스피드(program speed)가 저하되는 문제가 발생된다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 플로팅 게이트들간 커패시턴스를 줄일 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 간섭 효과 줄이고 커플링비를 향상시킬 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 있다.
본 발명에 따른 플래쉬 메모리 소자의 제조방법은 터널 산화막과 플로팅 게이트용 제 1 폴리실리콘막과 질화막이 적층된 반도체 기판에 제 1 트렌치를 형성한다. 제 1 트렌치내에 소자분리막을 형성한다. 소자분리막내에 제 2 트렌치를 형성하되 제 2 트렌치의 바닥면이 터널 산화막보다 낮게 위치되도록 한다. 제 2 트렌치 내부에 도전막을 형성한다. 질화막을 제거하여 제 1 폴리실리콘막을 노출시킨다. 제 1 폴리실리콘막상에 제 2 폴리실리콘막을 형성하여 제 1 폴리실리콘막과 제 2 폴리실리콘막이 적층된 구조의 플로팅 게이트를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법으로 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도이다.
본 발명에 따른 플래쉬 메모리 소자 제조를 위해서는 먼저, 도 3a에 도시하는 바와 같이 반도체 기판(30)상에 터널 산화막(31)과 제 1 폴리실리콘막(32)과 질화막(33)을 형성하고, 사진 식각 공정으로 상기 질화막(33)과 제 1 폴리실리콘막(32)과 터널 산화막(31)과 반도체 기판(30)을 일정 깊이 식각하여 제 1 트렌치를 형성한다.
그런 다음, 상기 제 1 트렌치가 완전히 매립되도록 전면에 산화막을 증착하고 상기 질화막(33)이 노출되도록 상기 산화막에 대하여 CMP(Chemical Mechanical Polishing) 공정을 실시하여 제 1 트렌치내에 소자분리막(34)을 형성한다.
이어, 도 3b에 도시하는 바와 같이 전면에 포토레지스트(PR)를 도포하고 상기 질화막(33)과 이에 인접한 소자분리막(34)상에 남도록 상기 포토레지스트(PR)를 패터닝하여 상기 소자분리막(34)을 일부 노출시킨다.
상기 포토레지스트(PR)가 노출하는 영역은 차후에 도전막이 형성될 영역으로, 도전막과 제 1 폴리실리콘막(32)간 거리가 일정 거리 예를 들어, 10nm이상이 되고, 도전막이 제 1 폴리실리콘막(32)보다 작은 폭을 갖도록 상기 포토레지스트(PR) 패터닝 공정을 적절히 제어한다.
그런 다음, 상기 패터닝된 포토레지스트(PR)를 마스크로 노출된 소자분리막(34)을 식각하여 제 2 트렌치(35)를 형성한다. 이때, 상기 제 2 트렌치(35)의 바닥면이 상기 제 1 폴리실리콘막(32)과 터널 산화막(31)의 경계면보다 100Å 이상 낮은 위치에 형성되도록 소자분리막(34)의 식각 두께를 조절한다.
이어, 상기 포토레지스트(PR)를 제거하고 도 3c에 도시하는 바와 같이 상기 제 2 트렌치(35)가 완전히 매립되도록 전면에 도전막(36)을 증착한다. 상기 도전막(36)으로는 폴리실리콘막, 텅스텐막, 알루미늄막 등과 같이 도전성을 갖는 막을 한 층 이상 적층하여 형성한다.
그런 다음, 도 3d에 도시하는 바와 같이 상기 도전막(36)이 제 2 트렌치(35) 내부에만 남도록 전면에 대하여 평탄화 공정을 실시한다. 이때, 상기 소자분리막(34)의 EFH(Effective Field Height)를 낮추기 위하여 상기 도전막(36)뿐만 아니라 그 하부의 소자분리막(34)과 질화막(33)이 일정 두께 식각되도록 상기 평탄화 공정 을 과도하게 진행시킨다. 바람직하게, 상기 질화막(33)이 절반 정도 남도록 평탄화 공정을 진행한다.
이어, 도 3e에 도시하는 바와 같이 상기 질화막(33)을 제거하여 제 1 폴리실리콘막(32)을 노출시킨 후, 도 3f에 도시하는 바와 같이 상기 제 1 폴리실리콘막(32)을 포함한 전체 구조물상에 제 2 폴리실리콘막(37)을 형성한다.
그리고, 도 3g에 도시하는 바와 같이 사진 식각 공정으로 상기 제 1 폴리실리콘막(32)과 이에 인접한 소자분리막(34)상에 남도록 상기 제 2 폴리실리콘막(37)을 패터닝하여 상기 제 1 폴리실리콘막(32)과 제 2 폴리실리콘막(37)이 적층된 구조의 플로팅 게이트 라인(38)을 형성한다.
그런 다음, 도 3g에 도시하는 바와 같이 상기 전체 구조물상에 ONO(Oxide Nitride Oxide)막(39)과 컨트롤 게이트용 폴리실리콘막(40)을 형성한다.
이후, 도시하지는 않았지만 사진 식각 공정으로 상기 컨트롤 게이트용 폴리실리콘막(40)과 ONO막(39)과 플로팅 게이트 라인(38)을 식각하여 플로팅 게이트,ONO막 컨트롤 게이트가 적층된 스택 게이트를 형성한다.
이로써, 본 발명에 따른 플래쉬 메모리 소자를 완성한다.
본 발명에 의하면, 이웃하는 제 1 폴리실리콘막(32)들 사이의 소자분리막(34)내에 도전막(36)이 형성되므로 플로팅 게이트간 커패시턴스를 줄일 수 있다.
따라서, 플로팅 게이트들 사이의 소자분리막을 리세스시키고 소자분리막이 리세스된 공간에 컨트롤 게이트를 채우는 종래 기술을 사용하지 않아도 플로팅 게이트간 커패시턴스를 충분히 낮출 수 있으므로 종래 기술에서 반도체 기판과 컨트 롤 게이트간 간격이 좁음으로 인하여 발생되는 브레이크다운(breakdown) 및 사이클링 결함을 원천적으로 방지할 수 있다.
또한, 제 1 폴리실리콘막의 높이를 감소시키지 않아도 플로팅 게이트간 커패시턴스를 충분히 낮출 수 있으므로 커플링비를 확보할 수 있다.
본 발명은 다음과 같은 효과가 있다.
첫째, 이웃하는 플로팅 게이트들 사이의 소자분리막내에 도전막을 구성하여 플로팅 게이트들간 커패시턴스를 줄일 수 있다.
둘째, 플로팅 게이트들간 커패시턴스를 줄일 수 있으므로 커플링비를 증가시킬 수 있고 간섭 효과를 줄일 수 있다.
셋째, 커플링비를 증가시킬 수 있으므로 프로그램 스피드를 향상시킬 수 있다.
넷째, 간섭 효과를 줄일 수 있으므로 고집적 소자 및 MLC(Multi Level Cell) 제조가 용이해진다.
다섯째, 컨트롤 게이트와 반도체 기판간 거리를 확보할 수 있으므로 브레이크다운 및 사이클링 결함 발생을 방지할 수 있다.
Claims (8)
- 터널 산화막과 플로팅 게이트용 제 1 폴리실리콘막과 질화막이 적층된 반도체 기판에 제 1 트렌치를 형성하는 단계;상기 제 1 트렌치내에 소자분리막을 형성하는 단계;상기 소자분리막내에 제 2 트렌치를 형성하되 상기 제 2 트렌치의 바닥면이 상기 터널 산화막보다 낮게 위치되도록 하는 단계;상기 제 2 트렌치 내부에 도전막을 형성하는 단계;상기 질화막을 제거하여 상기 제 1 폴리실리콘막을 노출시키는 단계; 및상기 제 1 폴리실리콘막상에 제 2 폴리실리콘막을 형성하여 상기 제 1 폴리실리콘막과 상기 제 2 폴리실리콘막이 적층된 구조의 플로팅 게이트를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 도전막을 폴리실리콘막, 텅스텐막, 알루미늄막 중 적어도 어느 하나 이상을 적층하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 평탄화 공정시 상기 도전막뿐만 아니라 그 하부의 상기 질화막과 상기 소자분리막이 일정 두께 제거되도록 상기 평탄화 공정을 과도하게 진행하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 제 2 트렌치는 상기 질화막과 이에 인접한 소자분리막을 덮는 포토레지스트를 형성하고, 상기 포토레지스트를 마스크로 상기 소자분리막을 식각하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 도전막을 상기 제 1 폴리실리콘막보다 작은 폭으로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 도전막과 상기 제 1 폴리실리콘막간 거리가 10nm인 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 삭제
- 제 1항에 있어서,상기 플로팅 게이트를 형성한 이후에, 상기 플로팅 게이트를 포함한 상기 반도체 기판 상에 ONO막 및 컨트롤 게이트용 폴리실리콘막을 순차적으로 형성하는 단계를 더 포함하는 플래쉬 메모리 소자의 제조방법.
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