KR100672162B1 - 플래쉬 메모리 소자 및 그의 제조방법 - Google Patents

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KR100672162B1
KR100672162B1 KR1020050131335A KR20050131335A KR100672162B1 KR 100672162 B1 KR100672162 B1 KR 100672162B1 KR 1020050131335 A KR1020050131335 A KR 1020050131335A KR 20050131335 A KR20050131335 A KR 20050131335A KR 100672162 B1 KR100672162 B1 KR 100672162B1
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Abstract

본 발명은 플래쉬 메모리 소자 및 그의 제조방법에 관한 것으로, 플래쉬 메모리 소자의 트렌치 소자분리막내에 아일랜드 폴리실리콘 라인을 형성하고, 인접 셀의 플로팅 게이트와 전위차를 갖지 않도록 아일랜드 폴리실리콘 라인에 바이어스 전압을 인가하여 간섭 효과(interference effect)를 줄이는 기술이다.
이와 같은 본 발명을 이용하면, 프로그램 스피드를 향상시킬 수 있고, 셀 분포를 줄이어 소자 오동작을 방지할 수 있는 효과가 있다.
간섭 효과, 아일랜드 폴리실리콘 라인

Description

플래쉬 메모리 소자 및 그의 제조방법{Flash memory device and method for fabricating the same}
도 1은 본 발명에 따른 플래쉬 메모리 소자의 구성을 나타낸 도면
도 2a 내지 도 2f는 본 발명의 제 1 실시예에 따른 플래쉬 메모리 셀의 제조공정 단면도
도 3a 내지 도 3j는 본 발명의 제 2 실시예에 따른 플래쉬 메모리 셀의 제조공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 11 : 소자분리막
12 : 활성 영역 13 : 플로팅 게이트
14 : 컨트롤 게이트 라인
본 발명은 플래쉬 메모리 소자 및 그의 제조방법에 관한 것으로, 특히 간섭 효과(Interference effect)를 줄이기 위한 플래쉬 메모리 소자 및 그의 제조방법에 관한 것이다.
낸드 플래쉬 메모리(NAND flash memory)의 집적도가 향상됨에 따라 프로그램된 셀 주변의 셀이 프로그램 셀에 미치는 영향이 점점 커지고 있다.
비트라인 방향(이하, 'x 방향'이라 한다), 워드라인 방향(이하, 'y'방향'이라 한다) 및 xy 방향으로 이웃하는 셀들 간에 커패시턴스(capacitance)가 존재하는데, 이 커패시턴스는 소자 집적화로 셀간 거리가 가까워짐에 따라서 점차 증가되고 있으며, 특히 x 방향으로 셀 축소가 일어날 경우 크게 증가된다.
그 결과, 커플링 비(cell coupling ratio)가 감소되어 프로그램 스피드(program speed)가 저하되고, 간섭 효과(interference effect)가 커지게 된다.
간섭 효과란, 리딩(reading)하려는 셀(cell)의 바로 인접 셀을 프로그램(program)하게 되면 인접 셀의 플로팅 게이트의 전하(charge) 변화로 인해 바로 옆의 셀의 리드 동작시 인접 프로그램된 셀(programed cell)의 커패시턴스 작용으로 실제 셀의 문턱전압보다 높은 문턱전압이 리딩되는 현상을 일컫는 것으로, 리딩하는 셀의 플로팅 게이트의 전하 자체는 변하지 않지만 바로 인접 셀의 상태(status)의 변화에 의해 실제 셀의 상태가 왜곡되어 보이게 된다.
이러한 왜곡 현상은 셀의 분포(distribution)를 넓게 하여 셀 상태의 컨트롤을 어렵게 하는 원인이 된다. 특히, 싱글 레벨 셀(Single Level Cell : SLC)에 비하여 셀 분포 마진이 작은 멀티 레벨 셀(Multi Level Cell : MLC)에서는 그 영향이 막대하다.
따라서, 셀 균일도(uniformity)를 개선하기 위해서는 간섭 효과를 줄일 필요가 있다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 간섭 효과를 줄이기 위한 플래쉬 메모리 소자 및 그의 제조방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 셀 분포를 줄이어 소자 동작 오류를 방지하는 데 있다.
본 발명의 또 다른 목적은 셀 분포를 줄이어 셀 분포 마진이 작은 멀티 레벨 셀 제조가 가능하도록 하는데 있다.
본 발명의 또 다른 목적은 프로그램 스피드를 향상시키는데 있다.
본 발명의 또 다른 목적은 집적화에 제한 요소로 작용하는 간섭 효과를 줄임으로써 고집적 소자 제조가 가능하도록 하는데 있다.
본 발명에 따른 플래쉬 메모리 소자는 일방향으로 배열되는 소자분리막들에 의해 정해지는 활성영역들을 갖는 반도체 기판과, 상기 소자분리막들에 수직한 방향으로 배열되는 컨트롤 게이트 라인들과, 상기 컨트롤 게이트 라인들 하부의 활성영역들상에 형성되는 플로팅 게이트들과, 상기 소자분리막들 내부에 상기 소자분리 막의 배열 방향을 따라 라인 형태로 형성되며 상기 소자분리막을 사이에 두고 이웃하는 플로팅 게이트들간 간섭이 방지될 수 있도록 전압이 인가되는 아일랜드 폴리실리콘 라인들을 포함한다.
본 발명의 제 1 실시예에 따른 플래쉬 메모리 소자의 제조방법은 반도체 기판에 일방향으로 배열되는 다수개의 트렌치들을 형성하는 단계와, 상기 전체 구조물상에 상기 트렌치들 내부에서 그로브(groove)를 갖는 제 1 절연막을 형성하는 단계와, 상기 그로브 하부에 아일랜드 폴리실리콘 라인들을 형성하는 단계와, 상기 트렌치들이 완전히 매립되도록 제 2 절연막을 형성하고 상기 반도체 기판이 노출되도록 상기 제 2 절연막과 상기 제 1 절연막을 평탄 제거하여 상기 트렌치들 내부에 소자분리막들을 형성하는 단계와, 상기 소자분리막들에 의해 정해지는 활성영역들 상에 터널 산화막을 개재하여 플로팅 게이트들을 형성하는 단계와, 상기 플로팅 게이트들을 포함한 전면에 유전체막을 개재하여 컨트롤 게이트를 형성하는 단계를 포함한다.
본 발명의 제 2 실시예에 따른 플래쉬 메모리 소자의 제조방법은 반도체 기판상에 터널 산화막과 제 1 폴리실리콘막을 형성하는 단계와, 상기 제 1 폴리실리콘막과 터널 산화막과 반도체 기판을 일정 깊이 식각하여 일방향으로 배열되는 다수개의 트렌치들을 형성하는 단계와, 상기 전체 구조물상에 상기 트렌치들 내부에서 그로브(groove)를 갖는 제 1 절연막을 형성하는 단계와, 상기 그로브 하부에 아일랜드 폴리실리콘 라인들을 형성하는 단계와, 상기 트렌치들이 완전히 매립되도록 제 2 절연막을 형성하고 상기 제 1 폴리실리콘막이 노출되도록 상기 제 2 절연막과 상기 제 1 절연막을 평탄 제거하여 상기 트렌치들 내부에 소자분리막들을 형성하는 단계와, 상기 제 1 폴리실리콘막과 이에 인접한 소자분리막상에 제 2 폴리실리콘막들을 형성하여 제 1 폴리실리콘막과 상기 제 2 폴리실리콘막의 적층막으로 이루어진 플로팅 게이트들을 형성하는 단계와, 상기 플로팅 게이트들을 포함한 전면에 유전체막을 개재하여 컨트롤 게이트를 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명에 따른 플래쉬 메모리 소자의 구성을 나타낸 도면이다.
본 발명에 따른 플래쉬 메모리 셀은 도 1에 도시된 바와 같이, 일방향으로 배열되는 소자분리막(11)들에 의하여 활성영역(12)이 정해진 반도체 기판(10)과, 상기 소자분리막(11)의 배열 방향에 수직한 방향으로 배열되는 컨트롤 게이트 라인(14)들과, 상기 컨트롤 게이트 라인(14) 하부의 활성영역(12)상에 형성되는 플로팅 게이트(13)들 그리고, 상기 소자분리막(11)들 내부에 상기 소자분리막(11)의 배열 방향을 따라 형성되며 상기 소자분리막(11)을 사이에 두고 이웃하는 플로팅 게이트(13)들간 간섭이 방지될 수 있도록 전압이 인가되는 아일랜드 폴리실리콘 라인(15)들을 포함한다.
도면에 나타내지는 않았지만, 상기 플로팅 게이트(13)와 반도체 기판(10) 사이에는 터널 산화막이 위치하고, 상기 플로팅 게이트(13)와 컨트롤 게이트 라인(14) 사이에는 게이트 유전막이 위치된다.
상기 아일랜드 폴리실리콘 라인(15)들에 동일 전압이 인가될 수 있도록 상기 아일랜드 폴리실리콘 라인(15)들은 메모리 셀의 에지 영역에서 하나로 연결되어 있다.
한편, 상기 아일랜드 폴리실리콘 라인(15)들에 전압을 공급하기 위하여 상기 메모리 셀을 구동시키기 위한 주변 회로 영역에 스위칭 수단(20)을 구비한다.
상기 스위칭 수단(20)은 메모리 셀의 프로그램, 소거 및 읽기 동작시 턴온(turn on)되는 모스트랜지스터로 구성되며, 일단에는 Vin이 입력되고 타단은 상기 아일랜드 폴리실리콘 라인(15)과 연결되어 메모리 셀 동작시 Vin이 아일랜드 폴리실리콘 라인(15)에 전달될 수 있도록 구성된다.
상기 Vin은 상기 아일랜드 폴리실리콘 라인(15)이 인접 셀의 플로팅 게이트와 전위차를 갖지 않도록 메모리 셀의 동작 상태에 따라 다른 값이 사용된다.
프로그램 동작시에는 비선택된 메모리 셀의 컨트롤 게이트에 인가되는 패스 전압(pass voltage)을 Vin으로 사용하고, 소거 동작시에는 상기 아일랜드 폴리실리콘 라인(15)이 플로팅(floating)되도록 전압을 인가하지 않는다. 한편, 읽기 동작시에는 0[V] 전압을 Vin으로 사용한다.
전술한 구성을 갖는 플래쉬 메모리 셀의 제조방법은 다음과 같다.
도 2a 내지 도 2f는 본 발명의 제 1 실시예에 따른 플래쉬 메모리 셀의 제조 공정 단면도로, 본 발명을 전통적인 STI(Convention Shallow Trench Isolation) 구조에 적용한 경우이다.
먼저, 도 2a에 도시하는 바와 같이 반도체 기판(30)상에 패드 산화막(31)과 패드 질화막(32)을 형성하고, 사진 식각 공정으로 상기 패드 질화막(32)과 패드 산화막(31)과 반도체 기판(30)을 일정 깊이 식각하여 일방향으로 배열되는 다수개의 소자분리용 트렌치(33)들을 형성한다.
이때, 식각되는 반도체 기판(50)의 깊이가 약 2000Å이 되도록 한다.
이어, 도 2b에 도시하는 바와 같이 상기 패드 질화막(32)과 패드 산화막(31)을 제거하고, 전체 구조물상에 고밀도 플라즈마(High Density Plasma : HDP) 산화막을 증착하여 제 1 절연막(34)을 형성하되, 상기 트렌치(33)를 완전히 매립하지 않아 트렌치(33)들 내부에서 골짜기 형태의 그로브(groove)가 형성되도록 그 두께를 적절히 조절한다.
이어, 전체 구조물상에 폴리실리콘막(35)을 증착하고, 도 2c에 도시하는 바와 같이 상기 그로브 하부에만 남도록 상기 폴리실리콘막(35)을 에치백(etch back)하여 아일랜드 폴리실리콘 라인(35a)을 형성한다.
그런 다음, 전면에 HDP 산화막을 증착하여 제 2 절연막(36)을 형성하고, 도 2d에 도시하는 바와 같이 상기 반도체 기판(30)이 노출되도록 상기 제 2 절연막(36)과 제 1 절연막(34)을 CMP(Chemical Mechanical Polishing)하여 제 1, 제 2 절연막(34)(36)으로 구성되며 그 내부에 아일랜드 폴리실리콘 라인(35a)을 갖는 소자분리막(37)을 형성한다.
이어, 도 2e에 도시하는 바와 같이 상기 소자분리막(37)에 의해 정해지는 활성영역과 이에 인접한 소자분리막(37)상에 터널 산화막(38)을 개재하여 플로팅 게이트용 폴리실리콘막(39)을 형성한다.
이후, 도 2f에 도시하는 바와 같이 전면에 유전체막(40)과 컨트롤 게이트용 폴리실리콘막(41)을 형성한다.
이후, 도시하지는 않았지만 상기 소자분리막(37)의 배열 방향에 수직한 방향으로 상기 컨트롤 게이트용 폴리실리콘막(41)과 유전체막(40)과 플로팅 게이트용 폴리실리콘막(39)과 터널 산화막(38)을 식각하여 터널 산화막, 플로팅 게이트, 유전체막 및 컨트롤 게이트로 이루어진 스택 게이트를 형성하고, 후속 공정을 실시하여 플래쉬 메모리 셀을 완성한다.
도 3a 내지 도 3j는 본 발명의 제 2 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도로, 본 발명을 SA-STI(Self Aligned Shallow Trench Isolation) 구조에 적용한 경우이다.
먼저, 도 3a에 도시하는 바와 같이 반도체 기판(50)상에 터널 산화막(51)과 제 1 폴리실리콘막(52)과 하드마스크막(53)을 형성한다. 상기 하드마스크막(53)은 질화막을 이용하여 형성한다.
이어, 전면에 제 1 포토레지스트(PR1)를 형성하고 도 3b에 도시하는 바와 같이 필드 영역이 오픈되도록 상기 제 1 포토레지스트(PR1)를 패터닝한 후, 패터닝된 제 1 포토레지스트(PR1)를 마스크로 하는 식각 공정으로 상기 하드마스크막(53)을 패터닝한다.
그런 다음, 도 3c에 도시하는 바와 같이 이후 식각 공정시 제 1 포토레지스트(PR1)에 의한 식각불량을 방지하기 위하여 제 1 포토레지스트(PR1)를 제거한다.
그리고, 상기 패터닝된 하드마스크막(53)을 마스크로 상기 제 1 폴리실리콘막(52)과 터널 산화막(51)과 반도체 기판(50)을 일정 깊이 식각하여 일방향으로 배열되는 다수개의 소자분리용 트렌치(54)들을 형성한다.
이때, 식각되는 반도체 기판(50)의 깊이가 약 2000Å이 되도록 한다.
이어, 도 3d에 도시하는 바와 같이 전체 구조물상에 고밀도 플라즈마(High Density Plasma : HDP) 산화막을 증착하여 제 1 절연막(55)을 형성하되, 상기 트렌치(54)를 완전히 매립하지 않아 트렌치(54)들 내부에서 골짜기 형태의 그로브(groove)가 형성되도록 그 두께를 적절히 조절한다.
이어, 전체 구조물상에 제 2 폴리실리콘막(56)을 증착하고, 도 3e에 도시하는 바와 같이 상기 그로브 하부에만 남도록 상기 제 2 폴리실리콘막(56)을 에치백(etch back)하여 아일랜드 폴리실리콘 라인(56a)을 형성하고 상기 트렌치(54)가 완전히 매립되도록 전면에 HDP 산화막을 증착하여 제 2 절연막(57)을 형성한다.
이어서, 도 3f에 도시하는 바와 같이 상기 제 1 폴리실리콘막(52)이 노출되도록 상기 제 2 절연막(57), 제 1 절연막(55)을 평탄 제거하여 제 1, 제 2 절연막(55)(57)으로 구성되며 그 내부에 아일랜드 폴리실리콘 라인(56a)을 갖는 소자분리막(58)을 형성한다.
이어, 도 3g에 도시하는 바와 같이 전면에 제 3 폴리실리콘막(59)을 형성하고, 도 3h에 도시하는 바와 같이 상기 제 3 폴리실리콘막(59)상에 제 2 포토레지스 트(PR2)를 도포하고 상기 소자분리막(58) 상부의 제 3 폴리실리콘막(59)이 일부 노출되도록 제 2 포토레지스트(PR2)를 패터닝한다.
그런 다음, 도 3i에 도시하는 바와 같이 상기 패터닝된 제 2 포토레지스트(PR2)를 마스크로 상기 제 3 폴리실리콘막(59)을 식각하여 상기 제 1 폴리실리콘막(52) 및 제 3 폴리실리콘막(59)의 적층막으로 이루어진 플로팅 게이트 패턴(60)을 형성하고, 상기 제 2 포토레지스트(PR2)를 제거한다.
이어, 도 3j에 도시하는 바와 같이 전면에 유전체막(61)과 컨트롤 게이트용 폴리실리콘막(62)을 형성한다.
이후, 도시하지는 않았지만 상기 소자분리막(58)의 배열 방향에 수직한 방향으로 상기 컨트롤 게이트용 폴리실리콘막(62)과 유전체막(61)과 플로팅 게이트 패턴(60)과 터널 산화막(51)을 식각하여 터널 산화막, 플로팅 게이트, 유전체막 및 컨트롤 게이트로 이루어진 스택 게이트를 형성하고, 후속 공정을 실시하여 플래쉬 메모리 셀을 완성한다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
첫째, 간섭 효과를 줄일 수 있으므로 간섭 효과 인한 소자 집적 한계를 극복하여 집적도를 향상시킬 수 있다.
둘째, 간섭 효과를 줄일 수 있으므로 셀 분포를 줄이어 소자 동작 오류를 방지할 수 있다.
셋째, 셀 분포를 줄일 수 있으므로 셀 분포 마진이 작은 멀티 레벨 셀 제조가 가능해 진다.
넷째, 간섭 효과를 줄일 수 있으므로 커플링비를 향상시킬 수 있고 프로그램 스피드를 향상시킬 수 있다.

Claims (12)

  1. 일방향으로 배열되는 소자분리막들에 의해 정해지는 활성영역들을 갖는 반도체 기판;
    상기 소자분리막들에 수직한 방향으로 배열되는 컨트롤 게이트 라인들;
    상기 컨트롤 게이트 라인들 하부의 활성영역들상에 형성되는 플로팅 게이트들; 및
    상기 소자분리막들 내부에 상기 소자분리막의 배열 방향을 따라 라인 형태로 형성되며 상기 소자분리막을 사이에 두고 이웃하는 플로팅 게이트들간 간섭이 방지될 수 있도록 전압이 인가되는 아일랜드 폴리실리콘 라인들을 포함하여 메모리 셀이 구성되는 플래쉬 메모리 소자.
  2. 제 1항에 있어서,
    상기 아일랜드 폴리실리콘 라인들은 플래쉬 메모리 소자의 에지 부분에서 하나로 연결되는 것을 특징으로 하는 플래쉬 메모리 소자.
  3. 제 1항에 있어서,
    상기 메모리 셀을 구동시키기 위한 주변 회로 영역에 상기 아일랜드 폴리실 리콘 라인들에 전압을 인가하기 위한 스위칭 수단을 구비하는 것을 특징으로 하는 플래쉬 메모리 소자.
  4. 제 1항에 있어서,
    프로그램 동작시 상기 아일랜드 폴리실리콘 라인들에 인가되는 전압은 비선택된 메모리 셀의 컨트롤 게이트에 인가하는 전압과 동일한 전압인 것을 특징으로 하는 플래쉬 메모리 소자.
  5. 제 1항에 있어서,
    소거 동작시 상기 아일랜드 폴리실리콘 라인들을 플로팅시키는 것을 특징으로 하는 플래쉬 메모리 소자.
  6. 제 1항에 있어서,
    읽기 동작시 상기 아일랜드 폴리실리콘 라인들에 0[V]의 전압을 인가하는 것을 특징으로 하는 플래쉬 메모리 소자.
  7. 반도체 기판에 일방향으로 배열되는 다수개의 트렌치들을 형성하는 단계;
    상기 전체 구조물상에 상기 트렌치들 내부에서 그로브(groove)를 갖는 제 1 절연막을 형성하는 단계;
    상기 그로브 하부에 아일랜드 폴리실리콘 라인들을 형성하는 단계;
    상기 트렌치들이 완전히 매립되도록 제 2 절연막을 형성하고 상기 반도체 기판이 노출되도록 상기 제 2 절연막과 상기 제 1 절연막을 평탄 제거하여 상기 트렌치들 내부에 소자분리막들을 형성하는 단계;
    상기 소자분리막들에 의해 정해지는 활성영역들 상에 터널 산화막을 개재하여 플로팅 게이트들을 형성하는 단계; 및
    상기 플로팅 게이트들을 포함한 전면에 유전체막을 개재하여 컨트롤 게이트를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
  8. 반도체 기판상에 터널 산화막과 제 1 폴리실리콘막을 형성하는 단계;
    상기 제 1 폴리실리콘막과 터널 산화막과 반도체 기판을 일정 깊이 식각하여 일방향으로 배열되는 다수개의 트렌치들을 형성하는 단계;
    상기 전체 구조물상에 상기 트렌치들 내부에서 그로브(groove)를 갖는 제 1 절연막을 형성하는 단계;
    상기 그로브 하부에 아일랜드 폴리실리콘 라인들을 형성하는 단계;
    상기 트렌치들이 완전히 매립되도록 제 2 절연막을 형성하고 상기 제 1 폴리 실리콘막이 노출되도록 상기 제 2 절연막과 상기 제 1 절연막을 평탄 제거하여 상기 트렌치들 내부에 소자분리막들을 형성하는 단계;
    상기 제 1 폴리실리콘막과 이에 인접한 소자분리막상에 제 2 폴리실리콘막들을 형성하여 제 1 폴리실리콘막과 상기 제 2 폴리실리콘막의 적층막으로 이루어진 플로팅 게이트들을 형성하는 단계; 및
    상기 플로팅 게이트들을 포함한 전면에 유전체막을 개재하여 컨트롤 게이트를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
  9. 제 7항 또는 제 8항에 있어서,
    상기 제 1 절연막과 상기 제 2 절연막은 고밀도 플라즈마 산화막인 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  10. 제 7항 또는 제 8항에 있어서,
    상기 아일랜드 폴리실리콘 라인들은 상기 제 1 절연막이 형성된 반도체 기판 전면에 폴리실리콘막을 형성하는 단계; 및
    상기 그로브 하부에만 남도록 상기 폴리실리콘막을 에치백하는 단계를 이용하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  11. 제 8항에 있어서,
    상기 제 1 폴리실리콘막과 터널 산화막과 반도체 기판에 대한 식각 공정을 하드마스크막을 마스크로 이용하여 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  12. 제 11항에 있어서,
    상기 하드마스크막은 질화막인 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
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