KR100341483B1 - 고밀도 플라즈마 산화막에 의한 갭 매립 방법 - Google Patents

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Abstract

고밀도 플라즈마 산화막에 의한 갭 매립 방법이 개시되어 있다. 기판 상에 형성된 패턴들 사이의 갭을 산화막으로 매립하는 반도체 장치의 제조 방법에 있어서, 갭을 포함한 기판의 상부에 제1 고밀도 플라즈마 산화막층을 증착하는 제1 단계; 불소(F) 이온을 이용하여 제1 고밀도 플라즈마 산화막층을 소정 두께만큼 식각하는 제2 단계; 그리고 결과물의 상부에 제2 고밀도 플라즈마 산화막층을 증착하는 제3 단계에 의해 갭을 매립하는 것을 특징으로 한다. 불소 이온에 의해 제1 고밀도 플라즈마 산화막층을 식각하여 갭의 어스펙트비를 감소시킨 후 제2 고밀도 플라즈마 산화막층을 증착함으로써, 보이드가 없는 갭 매립을 구현할 수 있다.

Description

고밀도 플라즈마 산화막에 의한 갭 매립 방법{Method of filling gap by using high density plasma oxide}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 고밀도 플라즈마(high density plasma) 산화막에 의한 갭 매립(gap filling) 방법에 관한 것이다.
반도체 장치의 집적도가 증가하여 패턴의 디자인-룰이 0.2㎛ 이하로 작아짐에 따라, 소자간의 전기적 절연을 위한 절연체의 증착시 갭 매립이 점점 어려워지고 있다. 따라서, 갭 매립 특성이 양호한 화학 기상 증착(chemical vapor deposition; CVD) 방법이 개발되고 있으며, 최근에는 증착과 스퍼터 식각이 동시에 진행되어 우수한 갭 매립 특성을 얻을 수 있는 고밀도 플라즈마 화학 기상 증착법이 개발되었다.
도 1 및 도 2는 종래의 고밀도 플라즈마 산화막에 의한 갭 매립 방법을 설명하기 위한 단면도들이다.
도 1 및 도 2를 참조하면, 소정 간격을 두고 다수의 미세 패턴들(12)이 형성되어 있는 반도체 기판(10)의 상부에 고밀도 플라즈마 산화막층(14)을 증착하여 미세 패턴들(12) 간의 갭을 매립한다. 고밀도 플라즈마 산화막층(14)의 증착 메커니즘을 살펴보면 다음과 같다.
고밀도 플라즈마 산화막층(14)은 SiH4, O2및 Ar 가스를 플라즈마 소오스로 이용하여 고밀도 플라즈마를 발생시키는 방식으로 증착된다. 즉, SiH4와 O2로 SiO2를 형성시켜 웨이퍼 상에 증착시키고, 웨이퍼의 이면(back-side)에 RF 바이어스 전력을 인가하여 Ar과 O2입자를 웨이퍼의 표면으로 끌어당기면 증착과 동시에 스퍼터 식각이 일어나면서 도 2에 도시한 바와 같이 갭 매립이 이루어진다. 그러나, 기존의 고밀도 플라즈마 화학 기상 증착법의 갭 매립 한계가 어스펙트비 기준 3:1 정도이기 때문에, 갭의 어스펙트비가 3:1 이상이 되면 보이드(도 2의 참조 부호 16)가 발생하게 된다.
DRAM 셀 영역과 로직 영역이 동일 칩 내에 형성되는 MDL(Murged DRAM & Logic) 장치에서는 패턴의 디자인-룰이 0.2㎛ 이하로 작아짐에 따라 트랜지스터의 드레인 영역과 비트라인을 연결하기 위한 비트라인 콘택홀 및 트랜지스터의 소오스 영역과 캐패시터의 스토리지 전극을 연결하기 위한 매몰 콘택홀을 0.1㎛ 이하의 초미세 치수로 구현하여야 한다. 이에 따라, 주변 구조물의 단차를 이용하여 콘택홀을 형성하는 소위, 셀프-얼라인 콘택(self-aligned contact; SAC) 공정에 의해 트랜지스터의 소오스 및 드레인 영역의 각 상부에 랜딩 패드(landing pad)를 형성하는 방법이 주로 사용되고 있다.
그러나, 셀프-얼라인 콘택 공정을 적용함에 따라 트랜지스터의 게이트 적층 높이가 높아지고 게이트들 사이의 간격이 좁아지게 되어 게이트들 사이의 갭을 매립하는 것이 이슈화되고 있다. 즉, 0.2㎛ 이하의 디자인-룰을 갖는 MDL 장치에서는 게이트의 적층 높이가 0.45㎛ 이하가 되고 게이트들 사이의 간격이 0.15㎛ 이하가 되기 때문에 갭의 어스펙트비가 3:1 이상이 된다. 따라서, 기존의 고밀도 플라즈마 화학 기상 증착법의 갭 매립 한계가 어스펙트비 기준 3:1 정도이기 때문에 게이트들 사이의 갭을 보이드 없이 매립하는 것이 불가능해진다. 이와 같이 게이트들 사이의 갭에 발생한 보이드는 후속하는 랜딩 패드의 증착시 비트라인용 랜딩 패드와 비트라인용 랜딩 패드 또는 캐패시터용 랜딩 패드와 캐패시터용 랜딩 패드간에 브리지가 유발되어 정상적인 소자 동작이 어려워진다.
도 3은 고밀도 플라즈마 산화막의 증착시 미세 패턴간의 갭 내에 보이드가 형성되는 모델을 도시한 단면도이다. 여기서, ○는 Ar 이온을 나타내고, □는 증착된 산화막을 나타내며, ●는 재증착된(redeposited) 산화막을 나타낸다. 그리고, (a)와 (b)는 일정한 크기를 갖는 패턴들 간의 간격이 좁은 영역과 넓은 영역을 각각 도시하며, (c)는 좁은 폭의 패턴과 넓은 폭의 패턴이 이웃한 영역을 도시한다.
도 3을 참조하면, 고밀도 플라즈마 산화막층(14)은 Ar 이온에 의해 코너에서 산화막의 스퍼터 식각이 동시에 일어나면서 증착되므로 45°로 경사진 프로파일을 갖게 된다. 또한, 좁은 영역 위에서의 스퍼터 속도(sputter rate)가 넓은 영역 위에서의 스퍼터 속도보다 크기 때문에, (c) 영역과 같이 폭이 좁은 패턴에 비해 폭이 넓은 패턴 위에서의 고밀도 플라즈마 산화막층(14)의 두께가 더 커지게 된다.
고밀도 플라즈마 산화막층(14)을 증착할 때 스퍼터 식각된 산화막은 그대로 하부 패턴(12)의 측벽으로 직진하거나 다른 Ar 이온들과 충돌하면서 하부 패턴(12)의 측벽으로 향하게 되어 상기 측벽 부위에 산화막층(14)이 재증착된다. 패턴들 간의 간격이 넓은 영역(b)에서는 넓은 폭의 갭 바닥(bottom)에 증착되는 산화막의 양이 많기 때문에 산화막이 패턴(12)의 측벽 부위에 재증착되더라도 보이드가 발생하지 않는다. 이에 반하여, 패턴들 간의 간격이 좁은 영역(a)에서는 좁은 폭의 갭 바닥에 증착되는 산화막의 양이 적기 때문에 패턴(12)의 측벽 부위에 재증착되는 산화막에 의해 보이드가 발생하게 된다. 또한, 좁은 폭의 패턴과 넓은 폭의 패턴이 이웃한 영역(c)의 경우, 넓은 폭의 패턴 상에서 스퍼터 식각되는 산화막 양이 많기 때문에 넓은 폭의 패턴으로부터 좁은 폭의 패턴 측벽 부위로 재증착되는 산화막 양이 많아지게 되어 보이드가 발생하게 된다.
따라서, 고밀도 플라즈마 산화막층만으로 패턴간의 갭을 매립할 경우, 패턴의 디자인-룰이 감소함에 따라 패턴의 측벽 부위에 재증착되는 산화막에 의해 보이드 없이 갭을 매립하는 것이 불가능해진다.
본 발명의 목적은 고밀도 플라즈마 산화막으로 보이드 없이 갭을 매립할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
도 1 및 도 2는 종래의 고밀도 플라즈마 산화막에 의한 갭 매립 방법을 설명하기 위한 단면도들이다.
도 3은 고밀도 플라즈마 산화막의 증착시 미세 패턴간의 갭 내에 보이드가 형성되는 모델을 도시한 단면도이다.
도 4 내지 도 6은 본 발명에 의한 고밀도 플라즈마 산화막의 갭 매립 방법을 설명하기 위한 단면도들이다.
도 7은 본 발명에 사용되는 고밀도 플라즈마 화학 기상 증착 장치의 구성도이다.
도 8은 도 7에 도시한 식각 챔버의 상세도이다.
도 9는 도 8에 도시한 식각 챔버의 구성 원리를 설명하기 위한 개략도이다.
도 10 내지 도 14는 본 발명의 갭 매립 방법을 적용한 반도체 장치의 셀프-얼라인 콘택 공정을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 반도체 기판 102 : 미세 패턴
104, 214 : 제1 고밀도 플라즈마 산화막층
106, 216 : 제2 고밀도 플라즈마 산화막층
202 : 게이트 산화막층 208 : 게이트
210 : 질화막층 212 : 질화막 스페이서
218 : 랜딩 패드
상기 목적을 달성하기 위하여 본 발명은, 기판 상에 형성된 패턴들 사이의 갭을 산화막으로 매립하는 반도체 장치의 제조 방법에 있어서, 상기 갭을 포함한 상기 기판의 상부에 제1 고밀도 플라즈마 산화막층을 증착하는 제1 단계; 불소(F) 이온을 이용하여 상기 제1 고밀도 플라즈마 산화막층을 소정 두께만큼 식각하는 제2 단계; 그리고 상기 결과물의 상부에 제2 고밀도 플라즈마 산화막층을 증착하는 제3 단계에 의해 상기 갭을 매립하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 제1 단계, 제2 단계 및 제3 단계는 인-시튜로 진행한다.
바람직하게는, 제1 고밀도 플라즈마 산화막층은 갭에 보이드가 발생하지 않을 만큼의 두께로 증착한다.
바람직하게는, 제1 고밀도 플라즈마 산화막층을 등방성 식각한다.
바람직하게는, 불소 이온은 리모트 플라즈마 방식으로 형성한다. 불소 이온은 다수의 구멍을 갖는 링 형태의 파이프를 통해 공급한다.
본 발명에 의하면, 미세 패턴들 사이의 갭에 보이드가 발생하지 않을 만큼의 두께로 제1 고밀도 플라즈마 산화막층을 증착한 후 인-시튜 방식으로 불소 이온을 이용하여 제1 고밀도 플라즈마 산화막층을 식각한다. 이때, 패턴의 측벽 부위에 재증착된 산화막이 식각되어 패턴간의 상부 개구부(top open)가 넓어지므로 갭의 어스펙트비가 감소되는 효과를 얻을 수 있다. 따라서, 갭의 어스펙트비가 감소된 상태에서 제2 고밀도 플라즈마 산화막층을 증착하면 보이드가 없는 갭 매립을 구현할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 4 내지 도 6은 본 발명에 의한 고밀도 플라즈마 산화막의 갭 매립 방법을 설명하기 위한 단면도들이고, 도 7은 본 발명에 사용되는 고밀도 플라즈마 화학 기상 증착 장치의 구성도이다.
도 4 및 도 7을 참조하면, 패턴(102)들 사이에 소정 간격의 갭이 형성되어있는 기판(100)의 상부에 제1 고밀도 플라즈마 산화막층(104)을 증착하여 갭의 일부분만 매립한다. 바람직하게는, 웨이퍼를 도 7에 도시한 고밀도 플라즈마 화학 기상 증착 장치 내로 로딩시킨 후, 'A' 증착 챔버로 웨이퍼를 이동시키고 SiH4, O2및 Ar 가스를 플라즈마 소오스로 이용하여 제1 고밀도 플라즈마 산화막층(104)을 보이드가 생기지 않을 정도의 두께로 증착한다.
도 5 및 도 7을 참조하면, 'A' 증착 챔버에서 증착이 완료된 웨이퍼를 식각 챔버로 이동시킨 후 불소 이온을 이용하여 제1 고밀도 플라즈마 산화막층(104)을 소정 두께만큼 등방성 식각함으로써 갭의 어스펙트비를 감소시킨다. 바람직하게는, 도 8에 도시한 바와 같이 불소 이온은 리모트 플라즈마 방식에 의해 형성되며 식각 균일성을 향상시키기 위하여 다수의 구멍(h)을 갖는 링 형태의 파이프를 통해 식각 챔버 내로 유입된다. 이하, 도 9를 참조하여 식각 챔버의 구성 원리를 설명하면 다음과 같다.`
먼저, 마이크로파 전원으로부터 전류를 공급받은 마그네트론 헤드가 마이크로파를 발생시키고, 마이크로파는 순환기(circulator)와 도파관(waveguide)을 거쳐 어플리케이터(applicator)로 전달된다. 어플리케이터에는 NF3가스가 주입되고 마이크로파 전력에 의해 마이크로파 플라즈마가 형성되어 NF3가스가 분해된다. 따라서, 어플리케이터에서 해리된 불소 이온들이 식각 챔버 쪽의 펌핑에 의해 식각 챔버 안으로 유입된다. 불소 이온들은 식각 챔버 안에서 케미컬 반응으로 산화막 식각이 이루어지도록 한다. 이때, NF3가스 대신에 불소를 함유하는 다른 가스를 사용할 수있음은 물론이다.
본 발명에 의하면, 케미컬 플라즈마 방식에 의해 형성된 불소 이온을 이용하여 고밀도 플라즈마 산화막층의 식각을 수행하므로 식각 챔버 내의 손상(attack)을 방지하고 식각 균일성을 향상시킬 수 있다.
도 6 및 도 7을 참조하면, 식각 챔버에서 식각이 완료된 웨이퍼를 'B' 증착 챔버로 이동시킨 후, SiH4, O2및 Ar 가스를 플라즈마 소오스로 이용하여 제2 고밀도 플라즈마 산화막층(106)을 증착하여 패턴(102)들 사이의 갭을 보이드 없이 매립한다.
상술한 바와 같이 본 발명에서는 고밀도 플라즈마 화학 기상 증착 장치를 두 개의 증착 챔버와 한 개의 식각 챔버로 구성하여 고밀도 플라즈마 산화막에 의한 갭 매립을 구현하였으나, 동일 챔버 내에서 제1 고밀도 플라즈마 산화막 증착 → 불소 이온에 의한 등방성 식각 → 제2 고밀도 플라즈마 산화막 증착 단계를 구현할 수도 있다. 그러나, 전자의 경우는 하나의 웨이퍼가 'A' 증착 챔버에서 식각 챔버로 이동되면, 또하나의 웨이퍼를 증착 장치에 로딩시켜 'A' 증착 챔버에서 증착을 진행할 수 있으므로 공정 쓰루풋 측면에서 훨씬 바람직하다.
도 10 내지 도 14는 본 발명의 갭 매립 방법을 적용한 반도체 장치의 셀프-얼라인 콘택 공정을 설명하기 위한 단면도들이다.
도 10을 참조하면, 통상의 소자분리 공정에 의해 액티브 영역과 필드 영역으로 구분되어진 반도체 기판(200)의 상부에 열산화 공정을 통해 게이트 산화막층(202)을 형성한다. 게이트 산화막층(202)의 상부에 약 1000Å 두께의 폴리실리콘층(204), 약 1500Å 두께의 텅스텐 실리사이드층(206) 및 약 1800Å 두께의 질화막층(210)을 순차적으로 증착한다. 폴리실리콘층(204)은 통상의 도핑 공정, 예컨대 확산 공정, 이온주입 공정 또는 인-시튜 도핑 공정에 의해 고농도의 불순물로 도핑된다. 이때, 텅스텐 실리사이드 대신 타이타늄 실리사이드나 탄탈륨 실리사이드와 같은 다른 내화성 금속 실리사이드를 사용할 수 있음은 물론이다.
이어서, 사진식각 공정을 통해 질화막층(210)을 게이트 패턴으로 패터닝한 후, 패터닝된 질화막층(210)을 마스크로 이용하여 텅스텐 실리사이드층(206) 및 폴리실리콘층(204)을 식각함으로써 폴리사이드 구조의 게이트(208)를 형성한다.
게이트(208)가 형성된 결과물의 상부에 질화막을 저압 화학 기상 증착(LPCVD) 방법에 의해 약 500∼1000Å의 두께로 증착한 후 전면 에치백하여 질화막층(210)으로부터 게이트(208)로 신장된 양 측벽에 질화막 스페이서(212)들을 형성한다. 바람직하게는, 질화막 스페이서(212)의 길이가 약 800Å이 되도록 한다. 질화막 스페이서(212)는 후속하는 셀프-얼라인 콘택 형성을 위한 식각 공정시 식각 저지층(etch stopping layer)으로 작용한다.
이어서, 질화막 스페이서(212) 및 게이트(208)를 마스크로 이용한 이온주입 공정에 의해 게이트(208) 양측의 기판(200) 표면에 소오스/드레인 영역(도시하지 않음)을 형성한다.
결과물의 상부에 제1 고밀도 플라즈마 산화막층(214)을 증착하여 게이트(208)와 게이트(208) 사이의 갭의 일부분을 매립한다. 바람직하게는, 제1 고밀도 플라즈마 산화막층(214)은 갭에 보이드가 생기지 않을 정도의 두께로 증착한다.
도 11을 참조하면, 리모트 플라즈마 방식으로 형성된 불소 이온을 이용하여 제1 고밀도 플라즈마 산화막층(214)을 소정 두께만큼 등방성 식각한다. 상기한 식각 공정에 의해 제1 고밀도 플라즈마 산화막층(214)의 증착시 게이트(208)의 측벽 부위에 재증착되었던 산화막이 식각되어 게이트(208)들 간의 상부 개구부의 크기가 넓어지게 된다.
도 12를 참조하면, 결과물의 상부에 제2 고밀도 플라즈마 산화막층(216)을 증착하여 게이트(208)들 간의 갭을 완전히 매립한다. 이때, 이전의 식각 공정에 의해 갭의 어스펙트비가 감소되어 있으므로 제2 고밀도 플라즈마 산화막층(216)의 증착시 보이드가 없는 갭 매립을 구현할 수 있다.
도 13을 참조하면, 화학 기계적 연마(chemical mechanical polishing; CMP) 공정에 의해 고밀도 플라즈마 산화막층(216)을 소정 두께만큼 연마하여 기판의 표면을 평탄화시킨다.
도 14를 참조하면, 사진 공정을 통해 고밀도 플라즈마 산화막층(216)의 상부에 셀프-얼라인 콘택 영역을 오픈시키도록 포토레지스트 패턴(도시하지 않음)을 형성한다. 이어서, 포토레지스트 패턴을 마스크로 이용하여 질화막에 대한 높은 선택비를 갖는 조건에서 고밀도 플라즈마 산화막층(216)을 식각한다. 그 결과, 트랜지스터의 소오스/드레인 영역을 각각 노출시키는 셀프-얼라인 콘택홀이 형성된다.
이어서, 에싱 및 스트립 공정으로 포토레지스트 패턴을 제거한 후, 결과물의상부에 폴리실리콘막을 증착하고 화학 기계적 연마(CMP)에 의해 고밀도 플라즈마 산화막층(216)의 상부 표면까지 폴리실리콘막을 제거해 냄으로써 셀프-얼라인 콘택홀의 내부에 폴리실리콘으로 이루어진 랜딩 패드(218)를 형성한다.
상술한 바와 같이 본 발명에 의하면, 미세 패턴들 사이의 갭에 보이드가 발생하지 않을 만큼의 두께로 제1 고밀도 플라즈마 산화막층을 증착한 후 인-시튜 방식으로 불소 이온을 이용하여 제1 고밀도 플라즈마 산화막층을 식각한다. 이때, 패턴의 측벽 부위에 재증착된 산화막이 식각되어 패턴간의 상부 개구부가 넓어지므로 갭의 어스펙트비가 감소되는 효과를 얻을 수 있다. 따라서, 갭의 어스펙트비가 감소된 상태에서 제2 고밀도 플라즈마 산화막층을 증착하면 보이드가 없는 갭 매립을 구현할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 기판 상에 형성된 패턴들 사이의 갭을 산화막으로 매립하는 반도체 장치의 제조 방법에 있어서,
    상기 갭을 포함한 상기 기판의 상부에 제1 고밀도 플라즈마 산화막층을 증착하는 제1 단계;
    불소 이온을 이용하여 상기 제1 고밀도 플라즈마 산화막층을 소정 두께만큼 식각하는 제2 단계; 그리고
    상기 결과물의 상부에 제2 고밀도 플라즈마 산화막층을 증착하는 제3 단계에 의해 상기 갭을 매립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1 단계, 상기 제2 단계 및 상기 제3 단계는 인-시튜로 진행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제1 단계에서 상기 제1 고밀도 플라즈마 산화막층은 상기 갭에 보이드가 발생하지 않을 만큼의 두께로 증착하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 제2 단계에서 상기 제1 고밀도 플라즈마 산화막층을 등방성 식각하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 제2 단계에서 상기 불소 이온은 리모트 플라즈마 방식으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서, 상기 불소 이온은 다수의 구멍을 갖는 링 형태의 파이프를 통해 공급하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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