KR20010004726A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR20010004726A
KR20010004726A KR1019990025440A KR19990025440A KR20010004726A KR 20010004726 A KR20010004726 A KR 20010004726A KR 1019990025440 A KR1019990025440 A KR 1019990025440A KR 19990025440 A KR19990025440 A KR 19990025440A KR 20010004726 A KR20010004726 A KR 20010004726A
Authority
KR
South Korea
Prior art keywords
film
forming
layer
interlayer insulating
semiconductor device
Prior art date
Application number
KR1019990025440A
Other languages
English (en)
Other versions
KR100600288B1 (ko
Inventor
김춘환
안기철
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR1019990025440A priority Critical patent/KR100600288B1/ko
Publication of KR20010004726A publication Critical patent/KR20010004726A/ko
Application granted granted Critical
Publication of KR100600288B1 publication Critical patent/KR100600288B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판 상부에 게이트 산화막, 제 1 도전체막 및 500 내지 1000Å 정도의 두께로 마스크층을 형성한 후 패터닝하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 측벽에 스페이서를 형성한 후 불순물 이온 주입 공정을 실시하여 상기 반도체 기판상에 접합 영역을 형성하는 단계와, 전체 구조 상부에 제 1 층간 절연막을 형성하여 상기 게이트 전극 사이를 완전히 매립하는 단계와, 상기 제 1 층간 절연막 상부에 장벽층을 형성한 후 패터닝하는 단계와, 전체 구조 상부에 제 2 층간 절연막을 형성한 후 상기 접합 영역이 노출되도록 자기정렬 식각 공정을 실시하여 콘택 홀을 형성하는 단계와, 상기 콘택 홀이 매립되도록 전체 구조 상부에 제 2 도전체막을 형성한 후 제 1 층간 절연막의 소정 두께까지 연마 공정을 실시하는 단계로 이루어지며, 도선체의 높이를 감소시켜 층간 절연막의 갭필 특성을 향상시킬 수 있으며, 자기정렬 식각 공정의 공정 마진을 확보할 수 있다.

Description

반도체 소자의 제조 방법{Method of forming a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 층간 절연막을 매립할 단차를 감소시켜 보이드없이 매립할 수 있도록 함으로써 후속 자기정렬 콘택을 형성하기 위한 식각 공정에서 하부 도선체에 손상을 주지 않는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 배선간의 간격은 좁아지고, 자기정렬콘택 (self align contact; SAC) 공정이 적용됨에 따라 배선의 높이는 증가하게 된다. 따라서 애스펙트비는 증가하게 되어 256M DRAM급 이상의 소자에서의 워드라인과 비트라인 갭필 특성이 열악해진다.
이러한 문제를 개선하기 위하여 일반적으로 사용되는 BPSG막의 B, P 농도를 증가시키는 방안이 시도되고 있으나, 완전한 갭필은 어려운 상태이다. 또한 고농도 BPSG 산화막을 사용할 경우에는 헤이즈(haze)가 발생할 수 있으며, 후속 콘택 형성시에 콘택 프로파일이 불량해지는 단점이 있다. 현재는 이의 개선을 위하여 많은 연구가 진행되고 있으며, SOG막의 도입도 검토되고 있다. 그러나 SOG막을 하부 절연막으로 사용하면 크랙이 발생할 우려가 있고 SOG로부터 방출되는 수분에 의해 소자 품질이 저하될 가능성이 있다.
이러한 문제점을 개선하기 위한 근본적인 해결책은 도선체의 높이를 낮추는 방법이다. 즉 애스펙트비를 5:1 정도로 감소시켜야 한다. 현재 256M DRAM급 이상 소자의 워드라인, 즉 게이트 전극은 일반적으로 폴리실리콘/텅스텐실리사이드/마스크 산화막(또는 질화막)의 다층 구조로 이루어져 있다. 여기서 마스크 산화막은 배선 패턴 형성시에 하드 마스크 역할 뿐만 아니라 후속 콘택 형성시에 배리어 역할을 한다. 따라서 도선체의 높이를 낮추기 위하여 하드 마스크 두께를 무작정 낮출 수 없는 실정이다.
따라서, 본 발명은 콘택의 애스펙트비가 증가하는 고집적 반도체 소자의 제조 공정에서 완전하게 콘택을 매립할 수 있고, 갭필 특성 및 자기정렬식각 공정의 공정 마진을 확보할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 기판 상부에 게이트 산화막, 제 1 도전체막 및 마스크층을 순차적으로 형성한 후 패터닝하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 측벽에 스페이서를 형성한 후 불순물 이온 주입 공정을 실시하여 상기 반도체 기판상에 접합 영역을 형성하는 단계와, 전체 구조 상부에 제 1 층간 절연막을 형성하여 상기 게이트 전극 사이를 완전히 매립하는 단계와, 상기 제 1 층간 절연막 상부에 장벽층을 형성한 후 패터닝하는 단계와, 전체 구조 상부에 제 2 층간 절연막을 형성한 후 상기 접합 영역이 노출되도록 자기정렬 식각 공정을 실시하여 콘택 홀을 형성하는 단계와, 상기 콘택 홀이 매립되도록 전체 구조 상부에 제 2 도전체막을 형성한 후 제 1 층간 절연막의 소정 두께까지 연마 공정을 실시하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1(a) 내지 도 1(d)는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
11 : 반도체 기판 12 : 게이트 산화막
13 : 제 1 폴리실리콘막 14 : 텅스텐 실리사이드막
15 : 마스크층 16 : 스페이서
17 : 접합 영역 18 : 제 1 층간 절연막
19 : 장벽층 20 : 제 2 층간 절연막
21 : 제 2 폴리실리콘막
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(d)는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1(a)를 참조하면, 반도체 기판(11) 상부에 게이트 산화막(12), 제 1 폴리실리콘막(13), 텅스텐 실리사이드막(14) 및 마스크층(15)을 순차적으로 형성한다. 감광막 패턴을 이용한 리소그라피 공정 및 식각 공정을 실시하여 마스크층(15), 텅스텐 실리사이드막(14), 제 1 폴리실리콘막(13) 및 게이트 산화막(12)을 순차적으로 식각하여 게이트 전극, 즉 워드라인을 패터닝한다. 게이트 전극 측벽에 스페이서(16)를 형성한 후 불순물 이온 주입 공정을 실시하여 반도체 기판(11)상의 선택된 영역에 접합 영역(17)을 형성한다. 상기에서 마스크층은 기존에는 1500∼2000Å의 두께로 형성하였지만 본 발명에서는 500∼1000Å의 두께로 형성하여 도선체의 높이를 낮춘다. 즉, 애스펙트비가 5:1 이하로 유지하도록 한다. 또한, 마스크층 (15)은 PE-USG, PE-TEOS, O3-USG 계열의 산화막으로 형성하거나 질화막으로 형성할 수 있다.
도 1(b)를 참조하면, 게이트 전극 사이의 공간이 매립되도록 전체 구조 상부에 제 1 층간 절연막(18)을 형성한다. 제 1 층간 절연막(18)으로는 BPSG막을 형성하며, 마스크 산화막이 종래보다 얇은 두께로 형성되기 때문에 낮아진 게이트 전극 사이에 보이드가 생성되지 않고 완전히 갭필된다. 제 1 층간 절연막(18) 상부에 장벽층(19)을 형성한다. 장벽층(19)은 자기정렬식각 공정에서 배리어 역할을 하는 것이다. 장벽층(19) 상부에 감광막 패턴(도시안됨)을 형성한 후 장벽층(19)을 식각하여 패터닝한다. 감광막 패턴은 측벽에 스페이서가 형성된 게이트와 동일한 형상을 갖도록 형성한다. 패터닝된 장벽층(19) 사이가 완전히 매립되도록 전체 구조 상부에 제 2 층간 절연막(20)을 형성한다. 여기서, 장벽층(19)은 실리콘 리치 또는 질소 리치 SiON막으로 형성하는데, 이들은 NH3가스를 사용하여 형성한다. 또한, 장벽층(19)은 500∼1500Å의 두께로 형성한다.
도 1(c)를 참조하면, 반도체 기판(11)상에 형성된 접합 영역(17)이 노출되는 콘택이 형성되도록 자기정렬 식각 공정을 실시한다. 콘택을 형성하기 위한 식각 공정을 실시할 때 제 2 층간 절연막(20)과 장벽층(19)의 식각 선택비가 큰 레시피를 사용하여 자기정렬 콘택을 형성한다. 이에 의해 제 2 층간 절연막(20)의 일부가 손상된다.
도 1(d)를 참조하면, 콘택이 매립되도록 전체 구조 상부에 제 2 폴리실리콘막(21)을 형성한다. CMP 공정을 실시하여 제 2 폴리실리콘막(21), 제 2 층간 절연막(20), 장벽층(19)을 완전히 제거하고, 제 1 층간 절연막(18)을 소정 두께 연마한다.
상술한 바와 같이 본 발명에 의하면 도선체의 높이를 감소시켜 층간 절연막의 갭필 특성을 향상시킬 수 있으며, 자기정렬 식각 공정의 공정 마진을 확보할 수 있다. 또한 CMP 공정으로 전체적인 단차를 감소시킬 수 있어 후속 메탈 콘택의 깊이를 감소시킬 수 있다.

Claims (9)

  1. 반도체 기판 상부에 게이트 산화막, 제 1 도전체막 및 얇은 두께의 마스크층을 순차적으로 형성한 후 패터닝하여 애스펙트비가 5:1 이하인 게이트 전극을 형성하는 단계와,
    상기 게이트 전극 측벽에 스페이서를 형성한 후 불순물 이온 주입 공정을 실시하여 상기 반도체 기판상에 접합 영역을 형성하는 단계와,
    전체 구조 상부에 제 1 층간 절연막을 형성하여 상기 게이트 전극 사이를 완전히 매립하는 단계와,
    상기 제 1 층간 절연막 상부에 장벽층을 형성한 후 패터닝하는 단계와,
    전체 구조 상부에 제 2 층간 절연막을 형성한 후 상기 접합 영역이 노출되도록 자기정렬 식각 공정을 실시하여 콘택 홀을 형성하는 단계와,
    상기 콘택 홀이 매립되도록 전체 구조 상부에 제 2 도전체막을 형성한 후 제 1 층간 절연막의 소정 두께까지 연마 공정을 실시하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 제 1 도전체막은 폴리실리콘막 또는 폴리실리콘막과 텅스텐 실리사이드막이 적층되어 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 마스크층은 500 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서, 상기 마스크층은 PE-USG, PE-TEOS, O3-USG 계열의 산화막으로 형성하거나 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서, 상기 제 1 층간 절연막은 BPSG막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서, 상기 장벽층은 실리콘 리치 또는 질소 리치 SiON막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서, 상기 장벽층은 500 내지 1500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서, 상기 장벽층은 상기 스페이서가 측벽에 형성된 게이트 전극과 동일한 형상으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 1 항에 있어서, 상기 콘택 홀은 상기 제 2 층간 절연막과 상기 질화막의 식각 선택비가 큰 레시피를 이용한 식각 공정으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1019990025440A 1999-06-29 1999-06-29 반도체 소자의 제조 방법 KR100600288B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990025440A KR100600288B1 (ko) 1999-06-29 1999-06-29 반도체 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990025440A KR100600288B1 (ko) 1999-06-29 1999-06-29 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20010004726A true KR20010004726A (ko) 2001-01-15
KR100600288B1 KR100600288B1 (ko) 2006-07-13

Family

ID=19597176

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990025440A KR100600288B1 (ko) 1999-06-29 1999-06-29 반도체 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR100600288B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090077511A (ko) 2008-01-11 2009-07-15 삼성전자주식회사 콘택홀 형성 방법 및 이를 포함하는 반도체 소자의 제조방법.
US9293459B1 (en) 2014-09-30 2016-03-22 International Business Machines Corporation Method and structure for improving finFET with epitaxy source/drain

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990041030A (ko) * 1997-11-20 1999-06-15 김영환 반도체 장치의 콘택홀 형성방법

Also Published As

Publication number Publication date
KR100600288B1 (ko) 2006-07-13

Similar Documents

Publication Publication Date Title
KR100276387B1 (ko) 반도체 장치의 자기정렬 콘택 형성 방법
KR100450686B1 (ko) 자기정렬 콘택플러그를 구비한 반도체 소자 및 그 제조방법
KR100505450B1 (ko) 다마신 공정을 이용한 반도체소자 제조 방법
KR100927777B1 (ko) 메모리 소자의 제조방법
KR100507862B1 (ko) 반도체소자 제조 방법
KR100600288B1 (ko) 반도체 소자의 제조 방법
US6900118B2 (en) Method for preventing contact defects in interlayer dielectric layer
KR20000010390A (ko) 반도체 장치의 콘택 패드 및 그의 형성 방법
US6690093B2 (en) Metal contact structure in semiconductor device and method for forming the same
KR100231598B1 (ko) 반도체소자의 콘택홀 형성방법
KR20010061785A (ko) 연결 배선과 금속 전극의 쇼트를 방지하기 위한 반도체소자의 제조 방법
KR100537187B1 (ko) 반도체소자 제조 방법
KR20030093436A (ko) 반도체소자 제조방법
KR100310823B1 (ko) 반도체장치의콘택홀형성방법
KR20000027911A (ko) 반도체 장치의 콘택 형성 방법
KR100745063B1 (ko) 반도체장치의 랜딩 플러그 제조 방법
KR100427035B1 (ko) 자기정렬콘택 결함을 방지할 수 있는 반도체소자 제조방법
KR100445408B1 (ko) 반도체소자의콘택방법
KR100547247B1 (ko) 반도체 메모리 소자 제조방법
KR20050002005A (ko) 스토리지 노드 콘택홀 및 비트라인 절연막 스페이서를동시에 형성하는 반도체 소자 제조 방법
KR20040001967A (ko) 반도체 소자의 금속배선 제조방법
KR20040042184A (ko) 자기정렬 콘텍홀을 갖는 반도체소자의 형성방법
KR20020009264A (ko) 반도체장치의 플러그 형성방법
KR20040002228A (ko) 반도체소자의 형성방법
KR20040008620A (ko) 하드마스크를 이용한 반도체소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100624

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee