KR100427035B1 - 자기정렬콘택 결함을 방지할 수 있는 반도체소자 제조방법 - Google Patents

Abstract

본 발명은 반도체소자 제조방법에 관한 것으로 특히, 전도패턴의 선폭 크기를 변화시키지 않고 자기정렬콘택 식각시의 결함을 방지하기에 적합한 반도체소자 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 상에 그 상부에 하드마스크를 구비하는 이웃하는 다수의 전도패턴을 형성하는 단계; 상기 하드마스크 상부의 회로선폭을 증대시키기 위해 상기 하드마스크 상부에 집중적으로 증착되는 조건을 이용하여 상기 전도패턴이 형성된 전체 구조 상부에 제1절연막을 증착하는 단계; 상기 제1절연막이 형성된 프로파일을 따라 일정한 두께를 유지하며 증착되는 조건을 이용하여 제2절연막을 증착하는 단계; 상기 제2절연막 상에 상기 전도패턴 사이를 충분히 매립하는 층간절연막을 형성하는 단계; 및 상기 층간절연막을 선택적으로 식각하여 상기 전도패턴 사이의 상기 기판을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체소자 제조방법을 제공한다.

Description

자기정렬콘택 결함을 방지할 수 있는 반도체소자 제조방법{Method for fabricating semiconductor device with improved protection capability of fail in self align contact}

본 발명은 반도체소자 제조방법에 관한 것으로, 특히 절연막의 단차피복성(Stepcoverage)을 이용하여 자기정렬콘택(Self Align Contact; 이하 SAC이라 함) 공정의 결함을 방지할 수 있는 반도체소자 제조방법에 관한 것이다.

반도체 소자가 고집적화 되어가면서 대부분의 콘택홀들은 SAC 구조로 이루어지고 있다. 특히, 최근의 기술 동향에서 SAC 방법에 의한 콘택홀 형성시 식각배리어로 사용하는 물질을 전도패턴 예컨대, 게이트전극 또는 비트라인의 하드마스크(Hardmask)로 사용하는 예가 많으며 이때 하드마스크의 두께와 선폭은 소자의 고집적화로 인하여 어느 수준 이상은 사용할 수 없다는 문제를 갖고 있다.

SAC 결함 개선을 위하여 전도패턴 형성시 전도패턴의 상부에 존재하는 하드마스크의 두께를 계속 증가시키고는 있으나, 이는 전도패턴의 형성과정에 있어서 또다른 문제점 즉 전도패턴의 형성 과정 자체가 너무 어려워진다는 문제점을 수반하고 있다.

반도체 소자의 고집적화로 전도패턴의 선폭이 감소하는 현 시점에서 포토레지스트의 두께는 감소하는데 식각되어질 전도패턴의 두께가 증가하기 때문이다. 또한, 소자의 특성은 전도패턴의 회로선폭이 좌우하므로 소자의 특성을 유지하기 어려운 정도의 회로선폭의 상향 역시 어려운 사실이다. 현재의 기판의 활성영역과 도통되는 콘택플러그를 형성하는 공정 즉, LPC (Landing Plug Contact) SAC 역시 워드라인(Word Line)의 하드마스크를 식각배리어로 사용하고 있으며 이때 하드마스크의 회로선폭이 LPC SAC 식각 공정의 성공여부를 좌우하고 있다.

도 1은 워드라인의 회로선폭의 크기에 따라서 LPC SAC 식각후 잔존하는 하드마스크의 두께가 달라짐을 도시한 반도체소자의 단면 SEM 사진이다.

도 1을 참조하면, 서로 다른 선폭을 갖는 두 워드라인에서 'A'와 같은 선을 그었을 경우 LPC SAC 식각 후 워드라인 상부에 잔존하는 하드마스크의 두께가 차이가 나는 것을 알 수 있다. 이는 식각배리어 물질인 하드마스크 회로선폭의 크기에 따라 식각선택비의 차이가 존재하는 것을 나타내고 있는 것이다.

도 2는 게이트전극 패턴을 도시한 단면 SEM사진이며, 도 3은 낮은 잔존 하드마스크로 인하여 SAC 결함이 발생한 공정 단면을 도시한 SEM 사진이다.

최근의 전도패턴 중 게이트전극 패턴은 도 2에 도시된 바와 같이 스택(Stack) 구조로 형성이 되고 있다.

워드라인의 경우 후속 공정인 비트라인(Bit Line) 콘택과의 SAC 식각을 위하여 이용 되어지고 있다. 이 때, 증착된 하드마스크용 절연막은 워드라인의 식각과 LPC SAC 식각 과정 중에 손실이 발생하며, 특히 LPC 식각 과정 중에서 상당한 양의 하드마스크 손실이 발생한다. 이때 발생한 손실이 일정량 이상 발생하면 후속 공정에서 SAC 결함을 유발하며 도 3의 'C'는 낮아진 하드마스크로 유발된 결함을 보여주고 있는 것이다.

이 때, 손실되는 하드마스크 절연막의 양은 LPC SAC 식각조건에 따른 차이도 존재하지만 워드라인 회로 선폭의 크기에 따라 그 손실정도에 차이가 존재하게 된다. 이러한 문제점을 해결하기 위해 워드라인의 크기를 증가시키면 해결이 가능하나 이는 소자의 특성 및 제품 생산량에 관련된 사항이므로 적당한 해결발안은 아니다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, 전도패턴의 선폭 크기를 변화시키지 않고 자기정렬콘택 식각시의 결함을 방지하기에 적합한 반도체소자 제조방법을 제공하는데 그 목적이 있다.

도 1은 워드라인의 회로선폭의 크기에 따라서 LPC SAC 식각후 잔존하는 하드마스크의 두께가 달라짐을 도시한 반도체소자의 단면 SEM 사진.

도 2는 게이트전극 패턴을 도시한 단면 SEM사진.

도 3은 낮은 잔존 하드마스크로 인하여 SAC 결함이 발생한 공정 단면을 도시한 SEM 사진.

도 4a 내지 도 4f는 본 발명의 일실시예에 따른 반도체소자 제조공정을 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

40 : 기판 41 : 게이트전극

42 : 하드마스크 43 : 제1절연막

44 : 제2절연막 45 : 층간절연막

47 : 콘택홀

상기 목적을 달성하기 위하여 본 발명은, 기판 상에 그 상부에 하드마스크를 구비하는 이웃하는 다수의 전도패턴을 형성하는 단계; 상기 하드마스크 상부의 회로선폭을 증대시키기 위해 상기 하드마스크 상부에 집중적으로 증착되는 조건을 이용하여 상기 전도패턴이 형성된 전체 구조 상부에 제1절연막을 증착하는 단계; 상기 제1절연막이 형성된 프로파일을 따라 일정한 두께를 유지하며 증착되는 조건을 이용하여 제2절연막을 증착하는 단계; 상기 제2절연막 상에 상기 전도패턴 사이를 충분히 매립하는 층간절연막을 형성하는 단계; 및 상기 층간절연막을 선택적으로 식각하여 상기 전도패턴 사이의 상기 기판을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체소자 제조방법을 제공한다.

본 발명은 식각배리어 물질의 임계치수(Critical Dimension; 이하 CD라 함) 확장을 통하여 SAC 결함 방지를 이루는 것으로, 불량한 단차피복성을 나타내는 절연막을 이용하여 회로선폭의 확장을 실현하는 것을 발명의 원리로써 사용하고 있다. 워드라인 등의 전도패턴을 형성한 후에 절연막 증착시 인위적으로 불량한 단차피복성을 나타내는 물질을 증착한다. 이때 절연막 물질로는 하드마스크로 사용된 물질과 식각선택비가 1:1 ~ 1:1.5 사이에서 나타낼 수 있는 물질을 사용하며 또한 단차피복성이 30% 이하의 특성을 나타낼 수 있는 물질을 사용하는 것을 골자로 한다.

절연막 증착시 사용하는 플라즈마화학기상증착(Plasma Enhanced Chemical Vapor Deposition; 이하 PECVD라 함)방식의 절연막을 이용하면 공정 조건에 따라 단차피복성을 조절할 수 있는데 본 발명에서는 단차피복성이 불량한 조건을 이용하는 것이다.

이하, 본 발명이 속하는 기술분야에서 통상의 기술을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하는 바, 도 4a 내지 도 4f는 본 발명의 일실시예에 따른 반도체소자 제조공정을 도시한 단면도로서, 이를 참조하여 상세히 후술한다.

전술한 도 2에서는 불량한 단차피복성을 이용하여 특정 부분에 선폭을 증가시킨 것이다. 이러한 특성을 나타내는 물질을 이용하여 제1절연막을 증착하면 전도패턴의 구성물질 중 하드마스크 부분에 주로 증착이 이루어지며 전도패턴의 측면과 전도패턴 간의 사이에는 증착이 거의 이루어지지 않거나 매우 낮은 두께로 증착이 이루어진다.

이러한 공정을 진행 후 이후 LPC SAC 건식식각시 식각배리어로 사용 가능한 제2절연막을 증착하면, 결과적으로 워드라인 등의 전도패턴의 회로선폭은 그대로 유지하면서 LPC SAC 식각배리어 물질 즉, 하드마스크 부분의 선폭은 증대시키는 결과를 나타낸다. 그리고 이렇게 증대된 하드마스크의 회로선폭에 의하여 식각선택비가 증대되어 하드마스크의 손실이 방지 또는 감소되어 LPC SAC 결함이 방지되며, 또한 식각배리어 부위에만 주로 증착이 진행되므로 식각조건의 변경 없이 진행이 공정 진행이 가능하다.

이는 워드라인 등의 전도패턴 형성 과정에 있어서는 소자의 특성에 부합하는 회로선폭으로 형성을 하며 층간절연막 증착 과정 중에서 이미 형성되어 있는 하드마스크용 절연막의 회로선폭만을 증가시키는 방법을 사용하는 것이다.

즉, 트랜지스터를 형성하는 워드라인의 전도패턴은 기존의 회로선폭을 유지하되, SAC 식각배리어 및 층간절연막으로 사용되어지는 마스크용 절연막의 회로선폭만을 증가시키는 것이다.

이것을 가능하게 하는 것이 전술한 바와 같은 단차피복성이 불량한 제1절연막과 단차피복성이 양호한 제2절연막이다. 여기서, 단차피복성이 불량한 제1절연막은 하드마스크용 절연막의 회로선폭을 증가시키는 목적으로 사용을 하고 단차피복성이 양호한 제2절연막은 LPC SAC 식각 중에 식각배리어로 사용될 물질 또는 워드라인 스페이서로 사용될 물질을 사용한다.

따라서, 제1절연막은 주로 워드라인 하드마스크의 상부에만 증착되어지며 워드라인의 측벽과 워드라인간의 사이 즉 기저면에는 증착이 거의 안되도록 하는 것이다.

이로인해 식각배리어 부분인 하드마스크 부분에만 주로 증착이 진행되므로 따로이 식각조건을 구할 필요도 없다. 이러한 조건으로 제1절연막과 제 2절연막을 증착 후 최종 층간절연막 증착후 소정의 LPC SAC 마스크 형성 공정을 진행 후, LPC SAC 건식식각을 진행하면 LPC SAC 건식식각 중 오픈되어 식각배리어로 사용되는 물질의 회로선폭이 기존에 비해 확장되어 LPC SAC 능력이 향상되는 것이다.

도 4a 내지 도 4f는 전술한 방법으로 진행하는 공정 단면을 공정 순서에 따라 도시한다.

먼저 도 4a에 도시된 바와 같이, 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(40) 상에 이웃하며, 그 상부에 하드마스크(42)를 구비하는 다수의 전도패턴(41) 예컨대, 게이트전극 패턴(워드라인) 또는 비트라인 등을 형성한다. 이하 도면부호 '41'을 게이트전극이라 한다.

구체적으로, 산화막계열의 게이트절연막(도시하지 않음)과 폴리실리콘, 텅스텐, 텅스텐 실리사이드 또는 텅스텐질화막 등을 단독 또는 혼합하여 게이트전극(41)을 형성하고, 질화막을 이용하여 하드마스크(42)를 형성한다.

여기서, 하드마스크(42)는 통상 1000Å ∼ 3000Å의 두께로 형성하는 것이바람직하다.

전술한 하드마스크(42) 및 게이트전극(41)의 형성은 통상적으로 전술한 각각을 이루는 물질을 적층한 다음, 게이트전극 마스크를 이용한 사진식각 공정을 통해 형성한다.

도 4b에 도시된 바와 같이, 게이트전극(41) 패턴이 형성된 전면에 단차피복성이 열악한 제1절연막(43)을 증착하는 바, 대표적인 단차피복성이 열악한 증착방식인 PECVD방식 특히, RF-PECVD방식을 이용하며, 산화막 계열 중 USG(Undoped Silicate Glass)막 또는 TEOS(Tetra Ethyl Ortho Silicate)막 등이 그 대표적인 물질이다.

따라서, 제1절연막(43)은 하드마스크(42) 상부에 집중적으로 증착되며, 단차피복성은 10% ∼ 30% 정도로 하는 것이 바람직하다. 예컨대, 30%의 단차피복성일 경우 하드마스크(42) 상부에 증착하고자 하는 타겟을 1200Å으로 하였을 때, 게이트전극(41) 사이의 기저면에는 400Å의 두께로 증착되도록 하는 것이다.

이는 일종의 오버-행(Over-hang) 구조를 이루며, 게이트전극(41)의 회로선폭을 'X'에서 'Y'로 증대시키는 결과를 가져온다.

다음으로 도 4c에 도시된 바와 같이, 제1절연막(43) 형성된 프로파일을 따라 제2절연막(44)을 형성하는 바, 이 때에는 단차피복성이 우수한 증착 조건을 이용하며, 제2절연막(44)은 상술한 바와 같이 식각멈춤 기능을 할 수 있는 질화막 계열의 물질을 이용하며, 단차피복성이 우수한 증착 방식으로는 저압화학기상증착(Low Pressure Chemical Vapor Deposition; 이하 LPCVD이라 함)방식을 이용한다.

다음으로 도 4c에 도시된 바와 같이, 게이트전극(41)간 사이를 충분히 채울 수 있을 정도로 BPSG(BoroPhospho Silicate Glass)막, APL(Advanced Planalization Layer)막, HDP(High Density Plasma)산화막 또는 HSQ(Hydrogen SilsesQuioxane)등을 단독 또는 적층하여 2000Å ∼ 10000Å의 두께로 층간절연막(45)을 형성한 후, 그 상부를 CMP 등을 통해 평탄화시킨다.

이어서, 예컨대, 층간절연막(45) 상에 셀 콘택 등의 콘택 형성을 위한 포토레지스트 패턴(46)을 형성한다.

다음으로, 포토레지스트 패턴(47)을 식각마스크로 층간절연막(45)을 선택적으로 식각하여 게이트전극(41) 패턴 사이의 기판(40) 예컨대, 소스/드레인 등의 활성영역을 노출시키는 콘택홀(47)을 형성하는 바, 도 4e 및 도 4f는 콘택홀 형성을 위한 SAC 식각 공정 단면을 순차적으로 도시한다.

도 4e를 참조하면, 식각배리어로 사용되는 회로선폭이 종래의 'X'에서 'Y'로 확장되어 SAC 식각 공정의 마진이 증대함을 알 수 있다.

한편, SAC 식각 공정에서는 통상의 SAC 공정시 사용하는 불소계플라즈마 예컨대, C₂F₄, C₂F₆, C₃F₈, C₄F₆, C₅F₈또는 C₆F₆등의 CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 SAC 공정시 폴리머를 발생시키기 위한 가스 즉, CH₂F₂, C₃HF₅또는 CHF₃등의 가스를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 등의 비활성 가스를 사용한다.

따라서, 게이트 하드마스크(42) 상층부의 식각배리어의 회로선폭을 게이트전극 회로선폭의 증가없이 증가시켜 SAC 식각 공정의 마진을 향상시킬 수 있어, 콘택오픈결함 등에 의한 소자의 결함 발생을 감소시킬 수 있다.

이어서, 세정공정을 통해 SAC 공정에 따른 식각부산물을 제거한다.

전술한 본 발명은, 게이트전극의 회로선폭의 증가없이 SAC 식각시 식각배리어의 회로선폭만을 증대시킴으로써, 별도의 추가 장비없이 SAC 식각 마진을 향상시킬 수 있음을 실시예를 통해 알아 보았다.

이상에서 본 발명의 기술 사상을 바람직한 실시예에 따라 구체적으로 기술하였으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명은, 전도패턴의 하드마스크 손실을 최소화 할 수 있으며 이로 인하여 자기정렬콘택 식각 공정 진행시 결함을 방지하여 소자의 신뢰성에 기여할 수 있다.

아울러, 잔존 하드마스크의 증가로 후속공정인 플러그 분리공정의 공정 마진을 증대시킬 수 있으며, 단차피복성이 열악한 절연막 증착 장비로는 범용적으로 사용중인 RF-PECVD 방식의 장비에서 사용이 가능하므로 증착을 위한 추가 적인 장비구매를 막을 수 있다.

Claims (9)

1. 기판 상에 그 상부에 하드마스크를 구비하는 이웃하는 다수의 전도패턴을 형성하는 단계;

   상기 하드마스크 상부의 회로선폭을 증대시키기 위해 상기 하드마스크 상부에 집중적으로 증착되는 조건을 이용하여 상기 전도패턴이 형성된 전체 구조 상부에 제1절연막을 증착하는 단계;

   상기 제1절연막이 형성된 프로파일을 따라 일정한 두께를 유지하며 증착되는 조건을 이용하여 제2절연막을 증착하는 단계;

   상기 제2절연막 상에 상기 전도패턴 사이를 충분히 매립하는 층간절연막을 형성하는 단계; 및

   상기 층간절연막을 선택적으로 식각하여 상기 전도패턴 사이의 상기 기판을 노출시키는 콘택홀을 형성하는 단계

   를 포함하는 반도체소자 제조방법.
2. 제 1 항에 있어서,

   상기 제1절연막을 10% 내지 30%의 단차피복성을 갖는 조건을 이용하여 증착하는 것을 특징으로 하는 반도체소자 제조방법.
3. 제 1 항에 있어서,

   상기 제1절연막은 플라즈마화학기상증착방식을 이용하여 증착하는 것을 특징으로 하는 반도체소자 제조방법.
4. 제 1 항에 있어서,

   상기 제1절연막은 USG막 또는 TEOS막을 포함하는 것을 특징으로 하는 반도체소자 제조방법.
5. 제 1 항에 있어서,

   상기 제2절연막은 저압화학기상증착방식을 이용하여 증착하는 것을 특징으로 하는 반도체소자 제조방법.
6. 제 1 항에 있어서,

   상기 제2절연막은 상기 하드마스크와 상기 콘택홀을 형성하는 단계에서 식각배리어로 사용되는 것을 특징으로 하는 반도체소자 제조방법.
7. 제 6 항에 있어서,

   상기 제2절연막 및 상기 하드마스크는 질화막을 포함하는 것을 특징으로 하는 반도체소자 제조방법.
8. 제 1 항에 있어서,

   상기 전도패턴은 게이트전극 패턴임을 특징으로 하는 반도체소자 제조방법.
9. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

   상기 제1절연막을 RF 플라즈마화학기상증착 장비를 이용하여 증착하는 것을 특징으로 하는 반도체소자 제조방법.