KR20000004548A - 반도체 소자의 콘택 형성방법 - Google Patents

반도체 소자의 콘택 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 콘택 형성방법에 관한 것으로, 제 1 전도 라인사이에는 좁은 랜딩 플러그 콘택을 형성하면서, 제 1 전도라인의 상부부위는 상대적으로 전도층간의 공간이 넓도록 하고, 상기 넓은 공간을 랜딩 플러그 콘택홀의 크기를 증가시키는데 사용하여 후속공정에서 비트라인 콘택 또는 저장전극 콘택을 형성하기 위한 마스크 공정에 대한 마진을 확보하도록 하여 반도체소자의 고집적화를 구현하게 하는 기술이다.

Description

반도체 소자의 콘택 형성방법
본 발명은 반도체 소자의 콘택 형성방법에 관한 것으로, 특히 고집적 반도체 소자의 랜딩 플러그 콘택(Landing Plug Contact) 형성방법에 관한 것이다.
일반적으로 반도체 소자의 집적도가 고집적화되면서 랜딩 플러그 콘택의 크기도 점점 작아짐에 따라 그 상부에 비트라인 콘택 또는 저장전극 콘택을 형성하기 위한 마스크 공정에서 오버래이 마진(Overlay Margin)이 부족하게되어 콘택간에 접촉이 되지 않거나, 미스얼라인(Misalign)으로 제1 전도라인까지 식각이 되어 쇼트가 발생하는 문제가 있어, 고집적소자를 만드는데 제한요소가 되고 있다.
종래에는 높이에 따라 콘택홀의 크기가 일정한 랜딩 플러그 콘택을 형성하고 그 상부에 비트라인 콘택 또는 저장전극 노드 콘택을 형성하기 위한 마스크 공정 후, 상기 마스크로 식각공정을 하기 때문에 제 1 전도라인사이의 공간 마진(Spacing Margin)이 제한되기 때문에 콘택홀 사이즈는 공정 디자인 룰에서 가장 엄격한 제한을 받게 된다.
한편, 상기와 같은 문제를 해결하기 위한 방법의 하나로, 콘택홀을 경사지게 식각하는 방법이 있으나, 이 경우 일반적인 식각의 경우보다 실리콘기판에 격자손상을 가져오기 때문에 저항증가라는 또다른 문제를 만들고, 또한 그 경사만으로는 이제 더 이상 고집적 반도체소자를 제조하는데 한계를 들어내고 있다.
따라서 본 발명은 상기의 문제점을 해결하기 위하여, 제 1 전도 라인사이에는 좁은 랜딩 플러그 콘택을 형성하면서, 제 1 전도라인의 상부부위는 상대적으로 전도층간의 공간이 넓기 때문에 이 공간을 랜딩 플러그 콘택홀의 크기를 증가시키는데 사용하여 후속공정에서 비트라인 콘택 또는 저장전극 콘택을 형성하기 위한 마스크 공정에 대한 마진을 확보하도록 하여 반도체소자의 고집적화를 구현하게 하는 반도체 소자의 콘택 형성방법을 제공함에 그 목적이 있다.
도 1 내지 도 7 은 본 발명의 방법에 따른 반도체 소자의 콘택홀 제조 공정단계를 도시한 단면도
도 8 은 층간 절연층을 물질이 다른 2개의 층으로 형성한 경우의 단면도
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판 2 : 워드라인
3 : 워드라인 스페이서 4 : 제 1 층간 절연층
5 : 콘택 마스크 6 : 제 1 플러그 폴리
7 : 제 2 플러그 폴리 8 : 제 2 층간 절연층
상기 목적을 달성하기 위한 본 발명의 콘택 형성방법은,
반도체 기판 위에 제1 전도라인(워드라인)과 그 측벽에 걸쳐지는 제1 전도라인 스페이서를 형성하는 단계와,
상기 전체구조 상부에 제 1 층간절연층을 형성한 다음, 상기 제 1 층간 절연층 상부에 감광막을 이용하여 랜딩 플러그 콘택홀 형성을 위한 콘택 마스크를 형성하는 단계와,
상기 콘택 마스크를 이용하여 하부 제 1 층간절연층을 식각하되, 상기 제1전도라인 토폴로지 정도까지만 층간절연층을 남기는 부분식각을 하는 하는 단계와,
전체구조 상부에 제1 플러그 폴리를 증착하는 단계와,
상기 제 1 플러그 폴리를 전면 부분식각을 하는 단계와,
상기 제 1 플러그 폴리와 식각선택비가 있는 식각의 방법으로 상기 제 1 층간 절연층을 식각하는 단계와,
전체구조 상부에 제2 플러그 폴리를 증착하는 단계와,
상기 제2 플러그 폴리를 전면식각하여 랜딩 플러그 콘택을 형성하는 단계로 구성되는 것을 특징으로 한다.
즉, 본 발명은 상대적으로 전도층간의 공간이 넓은 제1전도라인상부층인 절연층사이에 먼저, 랜딩 플러그 콘택홀을 크게 형성하는 데, 먼저 랜딩 플러그 콘택마스크를 진행하고, 이를 식각장애물로 하여 식각을 하되, 종래와는 달리 층간절연층을 실리콘기판 아래에 까지 전체식각하지 않고, 제1전도라인 토폴로지(Topology) 정도까지만 층간절연층을 남기는 부분식각을 한 다음, 감광막을 제거한 뒤 플러그 폴리를 증착하는데, 이 경우 스텝 커버리지(Step Coverage)가 작기 때문에 콘택홀 내부지역에는 플러그 폴리가 얇게 증착된다.
따라서 상기한 점을 이용하여 플러그 폴리를 전면 부분건식식각을 하면, 스텝 커버리지가 작은 콘택홀 내부만 플러그 폴리가 제거되고, 콘택홀 측벽에는 남아 있게 되어, 콘택홀 내부는 최초 콘택홀보다 작은 크기로 제 1 층간절연층이 노출된다. 이후 절연층을 플러그 폴리에 대한 식각선택비가 있는 식각방법으로 제 1 층간절연층을 식각하면 제1전도 라인사이에는 좁은 콘택홀을 형성하게된다. 이후 플러그 폴리를 를 증착하고 이를 전면식각을 하면, 제 1 전도 라인사이에는 좁고, 상부는 넓은 랜딩 플러그 콘택에 고집적소자를 만들 수가 있으며, 후속공정인 비트라인 또는 저장전극 노드를 형성하기위한 마스크 공정에서 중첩마진(Overlay Margin)이 확보된다.
이하 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대해 상세히 설명하기로 한다.
도 1 내지 도 7 은 본 발명의 방법에 따른 반도체 소자의 콘택홀 제조 공정단계를 도시한 단면도이다.
먼저, 반도체 기판(1) 위에 제1 전도라인(워드라인)(2)과 그 측벽에 걸쳐지는 제1 전도라인 스페이서(3)를 형성하고, 전체구조 상부에 제 1 층간절연층(4)을 형성한다. 그 다음 상기 제 1 층간 절연층(4) 상부에 감광막을 이용하여 랜딩 플러그 콘택홀 형성을 위한 콘택 마스크(5)를 형성한다.(도 1 참조)
상기 공정 후, 콘택홀 형성을 위한 상기 콘택 마스크(5)를 이용하여 하부 제 1 층간절연층(4)을 식각하되, 제1전도라인(2) 토폴로지 정도까지만 층간절연층(4)을 남기는 부분식각을 한다.(도 2 참조)
다음으로 전체구조 상부에 제1 플러그 폴리(6)를 증착한다. 이 경우 상기 제1 플러그 폴리(6)의 스텝 커버리지가 작게되도록 조절하여 콘택홀의 내부는 바깥쪽보다 얕게 증착되게 한다.
이때 상기 제 1 플러그 폴리(6)를 콘택홀 외부와 내부의 스텝커버러지가 차이가 있도록 다결정폴리실리콘, 또는 텅스텐실리사이드를 증착한다.(도 3 참조)
상기 공정후, 상기 제 1 플러그 폴리(6)를 전면 부분건식식각을 하는데, 이 경우 그 식각량은 콘택홀 내부의 상측에 증착된 량을 기준으로 정한다.(도 4 참조)
상기 공정후에는 최초 콘택홀의 크기보다 작게 제 1 층간 절연층(4)이 오픈되는 데, 상기 제 1 플러그 폴리(6)와 식각선택비가 있는 식각의 방법으로 상기 절연층(4)을 식각한다.
상기 층간 절연층(4)을 반도체 기판까지 식각할 시 셀프 얼라인 콘택을 형성할 수 있도록 상기 제 1 도전라인(2) 측벽을 옥사이드 산화막과 질화막으로 형성한다.(도 5 참조)
다음, 전체구조 상부에 제2 플러그 폴리(7)를 증착한다.(도 6 참조)
다음으로, 상기 제2 플러그 폴리(7)를 전면식각하여 랜딩 플러그 콘택(7)을 형성한다.
이때 상기 제 2 플러그 폴리(7)를 전면식각하는 방법으로 화학기계적 연마(Chemical Mechanical Polishing; 이하 CMP 라 함)를 이용한다.(도 7 참조)
한편, 도 8 은 층간 절연층(4,8)을 물질이 다른 2개의 층으로 형성한 경우의 단면도이다.
상기와 같이 층간 절연층을 물질이 다른 두 개의 층으로 하였을 경우, 층간 절연층을 부분식각할 때 제 1 층간절연층(4)에서 식각이 자연스럽게 멈추도록 한다.
또한 상기 층간 절연층 구성을 제 1 층간 절연층(4)은 질화산화막을 사용하고, 제 2 층간 절연층(8)은 상기 질화 산화막과 식각속도가 다른 절연물질을 사용한다. 이때 상기 식각속도가 다른 절연물질로는 BPSG 막 또는 PSG 막을 사용한다.
이상 상술한 바와 같이, 본 발명의 방법에 따른 반도체 소자의 랜딩 플러그 콘택 방법은 콘택홀의 상부를 두텁게 하여 후속공정에 대한 공정 마진을 증가시킬 수 있고, 콘택홀의 크기를 위아래 다르게 하여 게이트 사이가 좁은 고집적디바이스에서도 콘택홀을 형성할 수 있으며, 콘택간의 접촉면적이 증가되어 저항이 감소함과 아울러, 속도증가의 효과가 있으며, 아울러 콘택 특성의 안정화를 통하여 제품의 수율을 향상시킴으로써 생산성을 높일 수 있다.

Claims (5)

  1. 반도체 기판 위에 제1 전도라인(워드라인)과 그 측벽에 걸쳐지는 제1 전도라인 스페이서를 형성하는 단계와,
    상기 전체구조 상부에 제 1 층간절연층을 형성한 다음, 상기 제 1 층간 절연층 상부에 감광막을 이용하여 랜딩 플러그 콘택홀 형성을 위한 콘택 마스크를 형성하는 단계와,
    상기 콘택 마스크를 이용하여 하부 제 1 층간절연층을 식각하되, 상기 제1전도라인 토폴로지 정도까지만 층간절연층을 남기는 부분식각을 하는 하는 단계와,
    전체구조 상부에 제1 플러그 폴리를 증착하는 단계와,
    상기 제 1 플러그 폴리를 전면 부분식각을 하는 단계와,
    상기 제 1 플러그 폴리와 식각선택비가 있는 식각의 방법으로 상기 제 1 층간 절연층을 식각하는 단계와,
    전체구조 상부에 제2 플러그 폴리를 증착하는 단계와,
    상기 제2 플러그 폴리를 전면식각하여 랜딩 플러그 콘택을 형성하는 단계로 구성되는 반도체 소자의 콘택 형성방법.
  2. 제 1 항에 있어서,
    상기 제 1 플러그 폴리를 콘택홀 외부와 내부의 스텝커버러지가 차이가 있도록 다결정폴리실리콘 또는 텅스텐실리사이드를 증착하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법
  3. 제 1 항에 있어서,
    상기 층간 절연층 구성을 제 1 층간 절연층은 질화산화막을 사용하고, 제 2 층간 절연층은 상기 질화산화막과 식각속도가 다른 BPSG, PSG 막 등의 절연물질을 식각정지층으로 사용하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법
  4. 제 1 항에 있어서,
    상기 층간 절연층을 반도체 기판까지 식각할 시 셀프 얼라인 콘택을 형성할 수 있도록 상기 제 1 도전라인 측벽을 옥사이드 산화막과 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법
  5. 제 1 항에 있어서,
    상기 제 2 플러그 폴리를 전면식각하는 방법으로 CMP를 이용하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법
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* Cited by examiner, † Cited by third party
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KR100456991B1 (ko) * 2000-07-24 2004-11-10 샤프 가부시키가이샤 반도체장치의 제조방법
US7799643B2 (en) 2007-05-18 2010-09-21 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device having self-aligned contact plug

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