KR100456991B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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Abstract

본 발명은, 도전영역상에 제1 절연막 및 배리어막을 구비하고 제1 절연막 및 배리어막에 개구부를 구비한 반도체장치의 제조방법에 있어서,
제1 절연막에 도달하는 제1 개구부를 배리어막에 형성하는 공정;
적어도 제1 개구부의 제1 절연막상에 제2 절연막을 형성하는 공정; 및
제1 개구부내에 제1 절연막과 제2 절연막을 일괄하여 개구하여 도전영역에 도달하는 제1 개구부보다 작은 제2 개구부를 형성하는 공정;
을 포함하는 것을 특징으로 하는 반도체장치의 제조방법을 제공하는 것에 관한 것이다.

Description

반도체장치의 제조방법{Method of manufacturing a semiconductor device}
본 발명은 반도체장치의 제조방법에 관한 것이다. 보다 상세하게는, 본 발명은 콘택트홀 에칭 공정(콘택트 홀을 형성하기 위한 에칭 공정)에서의 배리어막의 가공에 관한 것이다.
최근, 반도체장치는 미세화되고 다기능화되어 왔다. 이와 더불어, 반도체장치에 형성된 각종 기능소자가 유해한 원소 및 분자 등에 의해 기능열화되는 현상도 현저해지고 있다. 이에 대한 대책으로서 기능소자를 여러 가지 보호막(배리어막)으로 이들 유해한 원소나 분자등으로부터 보호하는 방법이 실시되고 있다. 이들 배리어막의 구성재료로는 Al2O3(알루미나), TiO2, TiN, TiON, Ta2O5, TaSiN, SiN 등을 들 수 있다. 이들 배리어막으로는 밀집한 막으로 유해물질의 투과를 방지하는 것, 막중에 유해물질을 취입하여 포획하는 것등이 있다. 그러나 이들 배리어막은 그후의 가공공정에서 에칭을 방해하거나 에칭하는 동안 반응성 부생성물(퇴적물질)을 발생하는 문제가 있다.
이하에 도 3a 내지 도 3c를 참조하여 종래 기술의 일례를 설명한다.
먼저, 각종 기능소자(도시되지 않음)가 형성된 Si 기판(21)상에 NSG 막(22), BPSG막(23), 알루미나 막(배리어막)(24) 및 NSG막(25)을 퇴적한 상태에서 콘택트 홀 형성용의 레지스트 패턴(26)을 형성한다(도 3a). 이 경우, 알루미나막(24)에 의해 배리어되는 것은 실리콘 기판(21) 바로 위에 형성된 반도체소자에 한정되지 않고 알루미나막(24)의 아래에 있는 모든 기능소자가 매립된다.
종래에는 이후의 콘택트 홀 에칭은 통상의 Si 산화막 에칭 조건, 예컨대 RIE 등의 플라즈마 에칭에 의해 불소 가스를 포함하는 가스에서 알루미나막과 Si 산화막(NSG막과 BPSG막)을 일괄로 건식 에칭하고 있다. 기존 기술의 예로서 알루미나막이 배리어를 목적으로 하여 사용되고 있지 않으나, 특개평 8-31932호 공보의 실시예에 동일한 공정이 개시되어 있다. 이 경우, 알루미나 막중에서 에칭이 중지되거나 또는 콘택트 홀 저부에 알루미나로부터 발생하는 반응성 부생성물(퇴적된 물질)(27)이 퇴적된다(도 3b).
이 퇴적물질은 Si 기판과 상층의 금속 배선과의 전기적 접속을 방지하므로 콘택트 홀내에 배선을 형성하기 전에 제거되어야한다. 종래의 수법으로서 이 퇴적물은 퇴적물질을 용해할 수 있는 에칭제(예컨대 EKC 테크놀로지사제의 EKC 270)에 의한 처리 및 Ar 등의 불활성 분자 및 이온, 라디칼 등을 물리적으로 퇴적물질에 충돌시켜 비산시키는 것(스퍼터 에칭, 역 스퍼터링법으로 칭함)에 의해 제거하여 왔다.
그러나, 이 종래 방법에는 문제가 있다. 즉, 에칭제에 의한 퇴적물질 제거 및 스퍼터 에칭에 의한 퇴적물질 제거는 콘택트 홀의 저부의 Si 기판에 대하여 에칭율을 갖는다(표 1 참조). 따라서, 콘택트 홀(Si 기판의 표면)의 저부에서 손상(28)이 유발되고(도 3c) 또 퇴적물질의 제거상태의 불균일로 인하여 콘택트 저항이 불안정하게되는 등의 문제가 발생한다.
Si 에칭율
EKC270 10Å/분
Ar 스퍼터 200Å/분
종래 기술의 다른 예로서 일본 미심사 특개평 7-273112호 공보의 실시예와 같이 알루미나막의 에칭을 가스를 절환하여 염소를 포함하는 가스계로 실시하는 방법을 생각할 수 있다. 이 염소를 포함하는 가스계에서의 에칭은 알루미나막의 에칭율이 빠르고 알루미나 막중에서의 에칭 중단이 일어나지 않는다. 그러나 퇴적물질이 발생하는 메카니즘은 변하지 않아 동일한 퇴적물질 처리가 필요로하게되므로 우위성은 없다.
상술한 종래기술, 과제의 설명에서 알루미나막 이외의 배리어 막(TiO2, TiN, TiON, Ta2O5, TaSiN, SiN으로된 막)이어도 동일하다.
상술한 바와 같이, 배리어막을 포함하는 콘택트 홀 에칭에서는 배리어 막으로부터 퇴적물질이 발생하지 않는 콘택트 홀 에칭 조건을 얻거나 퇴적물질을 손상없이 효과적이고 확실하게 제거하는 방법이 필요하다.
도 1a 내지 도 1h는 실시예 1에 따른 반도체장치의 제조방법의 개략적인 공정단면도이고,
도 2a 내지 도 2h는 실시예 2에 따른 반도체장치의 제조방법의 개략적인 공정단면도이며, 또
도 3a 내지 도 3c는 반도체장치의 제조방법의 종래기술의 개략적인 공정단면도임.
*도면의 주요부분에 대한 부호의 설명
11, 21...Si 기판
12, 17, 19, 22, 25...NSG막
13, 23...BPSG 막
14, 24...알루미나 막
16, 20...포토마스크
15, 18, 26...레지스트 패턴
27...퇴적물질
28...손상
본 발명에 의하면, 도전영역상에 제1 절연막 및 배리어막을 구비하고 제1 절연막 및 배리어막에 개구부를 구비한 반도체장치의 제조방법에 있어서,
제1 절연막에 도달하는 제1 개구부를 배리어막에 형성하는 공정;
적어도 제1 개구부의 제1 절연막상에 제2 절연막을 형성하는 공정; 및
제1 개구부내에 제1 절연막과 제2 절연막을 일괄하여 개구하여 도전영역에도달하는 제1 개구부보다 작은 제2 개구부를 형성하는 공정;
을 갖는 것을 특징으로 하는 반도체장치의 제조방법이 제공된다.
본 발명은 제2 개구부(콘택트 홀)의 형성을 위하여 에칭시에 개구부내 퇴적물질이 발생하는 것을 억제하기 위하여 미리 제2 개구부보다 큰 배리어막을 제거하는 것에 의해 제2 개구부의 에칭시에는 퇴적물질 형성의 원인으로 되는 배리어 막이 노출되지 않도록 하는 것을 특징중의 하나로 하고 있다.
본 발명에 따르면, 제1 절연막에 도달하는 배리어 막에서 제1 개구부를 형성하는 공정은,
배리어막을 제3 절연막으로 피복하는 공정;
제2 개구부 형성용 마스크를 사용하여 레지스트 패턴을 형성하는 공정;
상기 레지스트 패턴을 사용하여 제3 절연막에 제1 개구부 형성용 패턴을 형성하는 공정; 및
제1 개구부 형성용 패턴을 사용하여 배리어 막에 제1 개구부를 형성하는 공정;
을 포함할 수 있다.
상기 방법에 의하면, 제1 개구부의 형성을 제2 개구부 형성용의 마스크를 사용하여 실시하는 것으로 할 수 있기 때문에 사용하는 마스크의 매수를 감소시킬 수 있다.
본 발명의 상기 목적 및 기타 다른 목적은 이후에 기재한 본 발명의 상세한 설명으로부터 보다 명확하게될 것이다. 그러나, 본 발명의 상세한 설명 및 특정 예는 본 발명의 바람직한 구체예를 예시하는 것일 뿐이므로 발명의 정신과 범위내에서 다양한 변화와 변경이 가능함은 상세한 설명으로부터 당업자에게 명백한 것이다.
본 발명에서는 배리어막 형성후(배리어 막상에 박막절연막을 배리어막의 보호층으로서 형성하는 것), 후공정에서 콘택트 홀이 개구하는 부분 이외를 포토레지스트(레지스트 패턴)으로 피복하고 이 포토레지스트를 마스크로하여 콘택트홀이 개구하는 부분만의 배리어막을 에칭에 의해 제거한다. 배리어막을 제거하기 위한 방법으로서 건식에칭 + 퇴적물질 제거방법을 이용할 수 있다. 배리어막이 제거된 영역은 이하에서는 제1 개구부로 칭한다.
건식에칭으로서는 일반적인 층간절연막의 콘택트 홀 에칭 조건, 예컨대 불소계 가스(CF4, CHF3, C2F6, C3F8, C4H8, SF6등)를 포함하는 에칭 가스에 의한 플라즈마 에칭 및 금속 배선 에칭 조건, 예컨대 불소계 가스(Cl2, BCl3등)를 포함하는 에칭 가스에 의해 플라즈마 에칭이 적용될 수 있다.
상기 건식 에칭에서는 전술한 바와 같이 퇴적물질이 발생하지만, 표 2의 데이터와 같이 배리어막 에칭 조건(에칭율: CF4+ CHF3+ Ar)에서 배리어막(이 경우 알루미나 막)과 제1 절연막(그라운드 절연막, 이 경우 실리콘 산화막)의 에칭율이 안정하면, 배리어 막 에칭시의 오버 에칭양을 제어하고 제1 절연막의 성막을 억제하는 것이 용이하다. 이와 같이하여 기판 등에 형성되는 도전영역 까지 충분한 막 두께의 제1 절연막이 잔존하면 퇴적물질 처리로서 화학물질 처리 및 스퍼터 에칭을실시하여도 도전 영역에 직접 화학물질 및 원소가 접촉되지 않기 때문에 도전영역에 손상 등이 발생하는 문제는 일어나지 않는다.
에칭율 (Å/분)
웨이퍼 중심부 웨이퍼 주변부
Al2O3막 1028 1040
SiO2막 6760 6720
배리어막의 제거 영역 직경(제1 개구부의 직경)은 제2 개구부 직경 설계치 보다 제1 개구부의 포토리소그래피 공정시(포토리소그래피법에 의한 레지스트 마스크 형성시)의 얼라인먼트 시프트(하부층과 중첩되지 않는 현상)와 제2 개구부의 포토리소그래피 공정시의 얼라인먼트 시프트, 제2 개구부의 포토리소그래피후의 직경의 불균일, 에칭에 의한 개구부 직경 시프트 등의 공정상의 불균일 만큼 크게 직경을 개구하는 것이 바람직하다. 구체예를 표 3에 나타낸다.
제2 개구부 직경 설계치(㎛) 제2 개구부 직경 포토리소그래피 불균일 (㎛) 제2 개구부 포토리소그래피시의 얼라인먼트 시프트 (㎛) 제2 개구부 직경 에칭 시프트(㎛) 제1 개구부 직경 포토리그소그래피시의 얼라인먼트 시프트 (㎛) 제1 개구부 직경 (㎛)
0.6 ±0.06 0.1 이하 0.1±0.05 0.1 이하 1.01 이상
0.3 ±0.03 0.05 이하 0.1±0.05 0.05 이하 0.58 이상
표 3에서 배리어막 제거 영역을 초과하는 영역의 배리어막을 제거하는 것에 의해, 공정 불균일에 대하여 콘택트 홀 에칭시에 콘택트 홀내에 배리어막이 노출되는 것을 방지할 수 있다.
큰 영역에서 배리어막을 제거하기 위해서는 통상은 넓은 개구 영역의 신규한 포토마스크(레지스트 패턴 형성용의 마스크)를 작성할 필요가 있다. 그러나, 신규 마스크를 작성하지 않고 넓은 영역의 배리어막을 제거하는 방법으로서 다음 방법이 있다. 먼저, 배리어막을 형성한 후, 그 위에 제3 절연막을 형성한다. 그위에 콘택트 홀 형성용 포토마스크를 사용하여 콘택트 포토리소그래피를 실시하는 것에 의해 레지스트 패턴을 형성하고 이어서 레지스트 패턴을 사용하여 배리어막상의 제3의 절연막을 화학물질에 의해 습식 에칭한다. 예컨대 제3 절연막이 Si 산화막이면 HF 용액(희석 HF 용액, 희석 BHF 용액 등)을 사용하는 것이 적절하다. 습식 에칭에 의해 제3 절연막을 개구 희망하는 크기로 개구시키고 그후 포토레지스트 마스크를 제거하며 제3 절연막을 마스크로하여 배리어막을 건식 에칭하면 희망하는 직경으로 배리어막을 제거할 수 있다.
본 발명의 방법에 의하면, 콘택트 홀 에칭 공정에서 배리어막 두께분 + 배리어막 제거시의 오버에칭에 의한 제1 절연막의 막 두께 감소분, 제1 절연막에 형성되는 콘택트 홀의 종횡비를 감소시킬 수 있다. 그 결과, 프로세스 마진을 증가시킬 수 있다.
상술한 방법에 의해, 배리어 막을 부분적으로 제거한 후 침적물질을 화학물질 처리 및 역 스퍼터에 의해 제거하고 제2 절연막을 퇴적하며 콘택트 포토리소그래피, 건식 에칭을 실시하는 것에 의해 콘택트 홀을 형성할 수 있다. 본 발명의 방법에 의하면, 건식에칭중에 배리어막이 노출되지 않기 때문에 배리어막에 의해 퇴적물질이 발생하지 않고 양호한 형상의 콘택트 홀을 형성할 수 있다.
반도체장치의 각 구성요소는 당해 분야에서 공지된 재료 및 막 두께를 이용할 수 있다. 이들 형성방법 및 가공방법은 각 구성요소를 구성하는 재료 및 막 두께에 대응하여 공지의 방법으로부터 적절히 선택할 수 있다.
구체적으로는, 제1 절연막, 제2 절연막 및 제3 절연막으로서, 실리콘 산화막, 실리콘 질화막, NSG 막, BSG 막, PSG막, BPSG막 등을 들 수 있다. 또한 이들 절연막은 복수의 층으로 될 수 있다. 또한 제1 절연막, 제2 절연막 및 제3 절연막의 두께는 각각 200 내지 1500 nm, 100 내지 1000 nm 및 50 내지 1000 nm 인 것이 바람직하다.
또한 배리어막으로서는 Al2O3, TiO2, TiN, TiON, Ta2O5, TaSiN, SiN 등으로 된 막을 들 수 있다. 배리어막의 두께는 10 내지 300 nm인 것이 바람직하다.
또한 도전영역은 트랜지스터의 소스, 드레인 및 게이트 등의 전기적인 도통이 소망되는 영역을 의미한다. 또한 도전영역은 기판상에 형성되어 있는 영역뿐만 아니라 층간절연막중에 형성된 도전영역도 의미한다.
실시예
이하에 실시예를 기초하여 본 발명을 상세하게 설명한다.
실시예 1
도 1a 내지 도 1h는 실시예 1의 반도체장치의 제조공정을 도시하는 개략도이다.
먼저, Si 기판(11)상에 반도체소자(도시되지 않음)를 형성한 후, 두께 100 nm의 NSG막(12) 및 두께 700 nm의 BPSG막(13)을 각각 상압 CVD법으로 퇴적한다.BPSG막(13)상에 기능소자(도시되지 않음)를 형성하고, 그위에 두께 30 nm의 알루미나막(배리어막)(14)을 스퍼터법으로 형성하고 NSG막(19)을 상압 CVD법으로 50 nm 퇴적시킨다(도 1a). NSG막(12)과 BPSG막(13)은 제1 절연막에 상당한다.
이어, NSG막(19)상에 포토레지스트 막을 1㎛ 스핀코팅에 의해 도포하고 베이킹하여 성막한다. 이어서, 공정에 기인한 불균일에 의해 이후의 콘택트 홀 직경보다도 큰 직경을 갖는 영역에서 개구될 수 있는 신규한 포토마스크(20)(예컨대 콘택트 홀 지경이 0.6 ㎛이면, 신규 포토마스크의 개구 직경은 1.01 ㎛ 이상)를 이용하여 포토레지스트막을 노광하고, 현상하는 것에 의해 레지스트 패턴(15)을 수득한다(도 1b).
이어서, 레지스트 패턴(15)을 마스크로하여, 콘택트 홀 에칭조건에서 NSG막(19), 알루미나막(14), BPSG막의 일부(30 nm 두께)를 건식 에칭한다. 예컨대 RIE 장치에서 RF Power = 780 W, 압력 = 225 mTorr, 에칭 가스와 그 유량 CF4/CHF3/Ar = 27/27/400 sccm 조건에서 에칭한 경우 NSG막의 에칭율이 5200 Å/분, 알루미나막의 에칭율이 1034Å/분, BPSG막의 에칭율이 7200 Å/분이면, 에칭 시간은 26초간 정도 필요로하게된다. 이 에칭에 의해 제1 개구부가 형성된다.
이어서, 알루미나로부터 발생하는 퇴적물질을 화학물질로 제거한다(도 1c). 제거방법으로서는 예컨대 EKC270을 70℃로 가열하고, 그중에 샘플을 5분간 침지시킨 후 순수로 30분간 세정하며 스핀 건조기로 건조하는 방법을 들 수 있다.
이어서, 건식에칭한 후 잔존하고 있는 레지스트 패턴(15)을 제거한다(도1d). 제거방법으로서는 예컨대 O2에 의한 애싱 및 유기세정과 황산 보일(boil), 또는 이들 조합을 들 수 있다.
그후, NSG막(17)을 450 nm 상압 CVD법으로 퇴적한다(도 1e). NSG막(19)과 (17)은 제2 절연막에 상당한다.
이어, 적층된 NSG막(17)상에 포토레지스트 막을 1 ㎛ 스핀 코팅으로 도포하고 성막한다. 이어서 콘택트 홀 형성용 포토마스크를 이용하여 노광, 현상하는 것에 의해 콘택트 홀 에칭용의 레지스트 패턴(18)이 형성된다(도 1f).
이어서, 형성된 레지스트 패턴(18)을 마스크로하여 NSG막(17), BPSF막(13), NSG막(12)의 에칭을 실시하는 것에 의해 콘택트 홀(제2 개구부)이 형성된다(도 1g). 예컨대 RIE 장치에서 RF 전력 = 780 W, 압력 = 225 mTorr, 에칭가스와 그 유량 CF4/CHF3/Ar = 247/27/400 sccm의 조건으로 에칭한 경우, 에칭 시간은 200 초간 정도 필요로하게된다. 이 경우, 먼저 제거된 알루미나막의 개구 영역은 실제의 콘택트 홀 직경 보다 크고 또 포토리소그래피시의 얼라인먼트가 시프트되고 에칭에 의해 콘택트 홀 직경이 크게된 경우 등의 영역을 포함하고 있기 때문에 콘택트 홀 에칭중에 알루미나막이 노출되는 것은 없다.
마지막으로, 에칭후의 레지스트 패턴(18)을 제거한다(도 1h). 제거방법은 예컨대 O2에 의한 애싱 및 유기세정 및 황산 보일, 또는 이들 조합을 들 수 있다.
실시예 2
도 2a 내지 2h는 실시예 2의 반도체장치의 제조공정을 나타내는 개략도이다.
먼저, Si 기판(11)상에 반도체소자를 형성한 후, 두께 100 nm의 NSG막(12) 및 두께 700 nm의 BPSG막(13)을 각각 상압 CVD법으로 퇴적하고, 그위에 기능소자(도시되지 않음)를 형성한다. 이어 기능소자 상에 알루미나막(14)을 30 nm 스퍼터법으로 퇴적하고 그위에 NSG막(제3 절연막)(19)을 200 nm 상압 CVD법으로 퇴적한다(도 2a).
이어, NSG막(19)상에 포토레지스트 막을 1㎛ 스핀코팅에 의해 도포하여 성막한다. 이 포토레지스트 막을 콘택트 홀 형성용 포토마스크(16)를 이용하여 노광, 현상하는 것에 의해 레지스트 패턴(15)을 형성한다. 이어, 10:1 BHF 용액에 의해 NSG막(19)을 습식 에칭한다. 여기서, 10:1 BHF의 NSG 습식 에칭율이 200 nm/분이면, 75초간 에칭하면 포토레지스트 패턴(15)의 개구 직경 보다 0.5 ㎛ 정도 큰 직경으로 NSG막이 형성된다(도 2b).
이어서, 레지스트 패턴(15)을 제거(예컨대 O2에 의한 애싱 및 유기 세정 및 황산 보일, 또는 이들의 조합)한다(도 2c).
이어서, NSG막(19)을 마스크로하여, 콘택트 홀 에칭 조건에서 알루미나막(14), BPSG막(13)의 일부(30 nm 두께)를 건식 에칭한다. 예컨대 RIE 장치에서 RF Power = 780 W, 압력 = 225 mTorr, 에칭 가스와 그 유량 CF4/CHF3/Ar = 27/27/400 sccm 조건에서 에칭한 경우 NSG막의 에칭율이 5200 Å/분, 알루미나막의 에칭율이 1034Å/분, BPSG막의 에칭율이 7200 Å/분이면, 에칭 시간은 20초간 정도 필요로하게된다. 이 경우, 마스크로된 NSG 막(19)은 27 nm 잔존한다. 이어, 알루미나로부터 발생하는 퇴적물질을 화학물질로 제거한다(도 2d). 제거방법은 예컨대 EKC270을 70℃로 가열하고 그중에 샘플을 5분간 담근다. 그후 순수로 30분간 세정하여 스핀 건조에 의해 건조하는 방법을 들 수 있다.
전면에 NSG 막(제2 절연막)(17)을 500 nm 상압 CVD법으로 퇴적한다(도 2e).
그후, NSG막(17)상에 포토레지스트막을 1 ㎛ 스핀 코팅에 의해 도포하고 성막한다. 이어, 포토레지스트 막을 콘택트홀 형성용 포토마스크(16)를 사용하여 노광, 현상하는 것에 의해 콘택트 홀 에칭용의 레지스트 패턴(18)이 형성된다(도 2f).
이어서, 형성된 레지스트 패턴(18)을 마스크로하여 콘택트 홀 에칭을 실시한다(도 2g). 예컨대 RIE 장치에서 RF 전력 = 780 W, 압력 = 225 mTorr, 에칭가스와 그 유량 CF4/CHF3/Ar = 27/27/400 sccm의 조건으로 에칭한 경우, 에칭 시간은 200 초간 정도 필요로하게된다. 이 경우, 먼저 제거된 알루미나막의 개구 영역은 실제의 콘택트 홀 직경 보다 크고 또 포토리소그래피시의 얼라인먼트가 시프트되고 에칭에 의해 콘택트 홀 직경이 크게된 경우 등의 영역을 포함하고 있기 때문에 콘택트 홀 에칭중에 알루미나막이 노출되는 것은 없다.
마지막으로, 에칭후의 레지스트 패턴(18)을 제거한다(도 2h). 제거방법은 예컨대 O2에 의한 애싱 및 유기세정 및 황산 보일, 또는 이들 조합을 들 수 있다.
상기 실시예 1에서는 레지스트 패턴(15)과 (18)의 형성에 2매의 포토마스크가 필요로하게되지만, 레지스트 패턴(15)에서 알루미나막(14)과 NSG막(19)을 일괄하여 에칭할 수 있기 때문에 공정을 감소시킬 수 있다.
또한 실시예 2에서는 알루미나막(14)과 NSG 막(19)은 별도의 공정에서 에칭되지만, 1매의 포토마스크로 레지스트 패턴(15)과 (18)을 형성할 수 있다.
제조하는 반도체장치에 따라서 비용 저감을 목적으로 하여, 이들 실시예 1과 2의 방법을 적당히 선택할 수 있다.
또한 실시예 1과 2중 어느 방법에서도 알루미나막 에칭후 알루미나 유래의 퇴적물질을 제거하는 것에 의해 이후의 콘택트 홀 형성시에 퇴적물질이 Si 기판에 부착되는 것을 방지할 수 있다. 그 결과, 퇴적물질이 Si 기판에 부착되는 것에 의한 콘택트 저항이 불안정하게되는 현상을 방지할 수 있다.
이상과 같이하여, 콘택트 에칭시에 알루미나막이 노출되지 않는 정도의 직경으로 배리어막을 미리 건식 에칭에 의해 제거하는 것에 의해 배리어막에 의해 퇴적물질이 유발되는 불량이나 결함없이 양호한 콘택트 홀이 형성될 수 있다. 막에 의해 퇴적물질이 유발되는 불량이나 결함없이 양호한 콘택트 홀이 형성될 수 있다.

Claims (9)

  1. 도전영역 상에 제1 절연막 및 배리어막을 구비하고 제1 절연막 및 배리어막에 개구부를 구비한 반도체장치의 제조방법에 있어서,
    배리어막을 제거하여 제1 절연막을 노출시키는 제1 개구부를 형성하는 공정;
    적어도 제1 개구부의 제1 절연막 상에 제2 절연막을 형성하는 공정; 및
    제1 개구부 보다 작으며 그 측면으로 배리어막이 노출되지 않은 채로 도전영역에 도달하는 제2 개구부를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서,
    제1 절연막에 도달하는 제1 개구부를 배리어 막에 형성하는 공정은,
    배리어막을 제3 절연막으로 피복하는 공정;
    제2 개구부 형성용 마스크를 사용하여 레지스트 패턴을 형성하는 공정;
    상기 레지스트 패턴을 사용하여 제3 절연막에 제1 개구부 형성용 패턴을 형성하는 공정; 및
    제1 개구부 형성용 패턴을 사용하여 배리어 막에 제1 개구부를 형성하는 공정을 포함하는 것을 특징으로 하는 제조방법.
  3. 제1항에 있어서, 제1 개구부의 형성후 제2 절연막의 형성전에 제1 개구부의 형성시에 생기고 제1 개구부내에 퇴적된 퇴적물질을 제거하는 공정을 포함하는 제조방법.
  4. 제1항에 있어서, 배리어막이 Al2O3, TiO2, TiN, TiON, Ta2O5, TaSiN 또는 SiN으로 제조된 막인 제조방법.
  5. 제1항에 있어서, 제1 및 제2 개구부가 건식 에칭에 의해 형성된 제조방법.
  6. 제2항에 있어서, 제1 개구부가 습식 에칭에 의해 형성되고 또 제2 개구부가 건식 에칭에 의해 형성된 제조방법.
  7. 제1항에 있어서, 제1 및 제2 절연막이 실리콘 산화막, 실리콘 질화막, NSG막, BSG막, PSG막 또는 BPSG막인 제조방법.
  8. 제2항에 있어서, 제3 절연막이 실리콘 산화막, 실리콘 질화막, NSG막, BSG막, PSG막 또는 BPSG막인 제조방법.
  9. 도전영역 표면에 제1 절연막 및 배리어막을 순차 구비하고,
    배리어막을 관통하여 제1 절연막에 도달하는 제1 개구부,
    적어도 제1 개구부의 제1 절연막 상에 형성된 제2 절연막,
    제1 절연막과, 제1 개구부 내부의 제2 절연막을 관통하여 도전영역에 도달하는 제2 개구부를 구비하는 반도체장치.
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