KR0168358B1 - 반도체 장치의 미세 접촉창 형성 방법 - Google Patents
반도체 장치의 미세 접촉창 형성 방법 Download PDFInfo
- Publication number
- KR0168358B1 KR0168358B1 KR1019950052727A KR19950052727A KR0168358B1 KR 0168358 B1 KR0168358 B1 KR 0168358B1 KR 1019950052727 A KR1019950052727 A KR 1019950052727A KR 19950052727 A KR19950052727 A KR 19950052727A KR 0168358 B1 KR0168358 B1 KR 0168358B1
- Authority
- KR
- South Korea
- Prior art keywords
- contact window
- layer
- forming
- insulating layer
- spacer
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0338—Process specially adapted to improve the resolution of the mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 반도체 장치의 미세 접촉창 형성 방법에 관한 것으로서, 본 발명은 실리콘 기판 위에 절연층을 형성하고, 상기 절연층상에 제1층을 증착하고, 상기 제1층에 절연층을 노출시키는 접촉창을 형성하고, 상기 결과물 전면에 제2층을 증착하고, 상기 제2층을 에칭하여 상기 접촉창의 측벽에 스페이서를 형성하고, 상기 스페이서를 마스크로 하여 상기 절연층을 에칭하여 상기 절연층 내에 상기 실리콘 기판을 노출시키는 미세 접촉창을 형성하고, 상기 미세 접촉창에 의해 노출된 실리콘 기판을 덮도록 소정의 두께의 버퍼를 형성하고, 상기 제1층과 스페이서를 에칭하여 제거하고, 상기 미세 접촉창 내의 버퍼를 제거하는 단계에 의해 미세 접촉창을 형성한다. 본 발명에 의하면, 반도체 장치의 미세 접촉창 형성시에 습식 세정에 의한 언더컷 현상을 방지하여 신뢰성 있는 미세 접촉창을 형성할 수 있다.
Description
제1도 내지 제3도는 종래 기술에 의한 미세 접촉창 형성 방법을 설명하기 위한 도면이다.
제4도 내지 제7도는 종래 기술에 따라 미세 접촉창을 형성한 경우의 문제점을 설명하기 위한 도면이다.
제8도 내지 제14도는 본 발명의 제1 실시예에 의한 미세 접촉창 형성 방법을 설명하기 위한 도면이다.
제15도 내지 제18도는 본 발명의 제2 실시예에 의한 미세 접촉창 형성방법을 설명하기 위한 도면이다.
* 도면의 주요부분에 대한 부호의 설명
120 : 절연층 140 : 제1 폴리실리콘층
180 : 스페이서 220 : 포토레지스트층
240 : 잔류 부분 300 : 미세 접촉창
본 발명은 반도체 장치의 미세 접촉창 형성 방법에 관한 것으로서, 특히 반도체 장치의 미세 접촉창 형성시에 습식 세정에 의한 언더컷 현상을 방지하는 미세 접촉창 형성 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라, 셀 면적은 급속도로 감소하게 되고, 배선의 선폭 뿐 만 아니라 배선과 배선 사이의 간격도 현저하게 감소하고 있다. 따라서, 고집적화에 있어서 미세 접촉창을 형성하는 공정은 필수적인 문제중의 하나이다. 이러한 미세 접촉창을 형성함으로써, 접촉창 형성 이후의 후속 공정을 진행함에 있어서 많은 공정 여유도를 제공하게 되고, 또한 하부 도전층의 여유도도 증가시키게 된다. 이와 같은 이유로 인해 접촉창 형성을 위한 구조 개선 및 공정의 개선이 이루여져 왔다.
미세 접촉창을 형성하는 기술로서 많이 사용되고 있는 기술로는, 감광막의 측면에 폴리머를 형성시킴으로써 사진 공정의 한계보다 미세한 접촉창을 형성하는 공정, 감광막을 열처리에 의해 확장시킴으로써 미세 접촉창을 형성하는 공정, 스페이서를 이용하여 미세 접촉창을 형성하는 공정 등이 있다.
다음에, 종래 기술에 의하여 미세 접촉창을 형성하는 방법을 첨부 도면을 참조하여 설명한다.
제1도 내지 제3도는 폴리실리콘에 의한 스페이서를 사용하여 미세 접촉창을 형성하는 방법을 설명하기 위한 도면이다. 그 형성 과정을 각 단계별로 설명하면 다음과 같다.
제1도는 창이 형성된 제1 폴리실리콘층(14)을 형성하는 단계를 도시한 것이다. 구체적으로 설명하면, 실리콘 기판(도시 생략)상의 절연 물질(12) 위에 제1 폴리실리콘을 증착하고, 포토 마스크를 이용하여 창(16)이 형성된 제1 폴리실리콘층(14)을 형성한다.
제2도는 상기 창(16)이 형성된 제1 폴리실리콘층(14) 전면에 제2 폴리실리콘층(16)을 증착하는 단계를 나타낸다.
제3도는 제2 폴리실리콘에 의한 스페이서(18) 형성 및 미세 접촉창(20) 형성 단계를 나타낸다. 구체적으로 설명하면, 제2 폴리실리콘층(16)의 소정 부분을 에칭하여 스페이서(18)를 형성하고, 상기 스페이서(18)를 마스크로 하여 하지막인 절연막(12)을 이방성 에칭함으로써, 실리콘 기판의 일부를 노출시키는 미세 접촉창(20)을 형성한다.
상기한 바와 같이 종래 기술에 의해 미세 접촉창을 형성한 경우에, 상기 미세 접촉창(20)으로 노출되는 실리콘 기판의 표면에는 자연 산화막이 형성된다. 이와 같은 자연 산화막은 콘택 저항을 증가시키는 원인중 하나로 된다. 따라서, 이를 제거하기 위하여 습식 세정 과정을 거치게 된다.
다음에, 상기 종래 기술에 의하여 미세 접촉창을 형성한 경우의 문제점을 제4도 내지 제7도를 참조하여 설명한다.
제4도는 상기 설명한 바와 같이 종래 기술에 의하여 상기 제1 폴리실리콘층(14)과 제2 폴리실리콘층(16)을 제거하지 않은 상태로 미세 접촉창을 형성한 후, 실리콘 기판 표면에 형성된 자연 산화막을 제거하기 위하여 습식 세정을 행한 결과를 나타낸 도면이다. 습식 세정의 결과로서, 미세 접촉창(20) 내부에서 상기 절연 물질(12)이 세정액에 의해 에칭되고, 그 결과로서 상기 스페이서(18)의 하부에 언더컷(30)이 생기게 된다.
제5도 및 제6도는 각각 상기 언더컷(30)이 생긴 미세 접촉창(20)에 배선층 형성을 위하여 제3 폴리실리콘층(22) 및 텅스텐 실리사이드층(WSi층)(24)을 순차로 증착한 상태를 도시한 것이다. 제5도에 도시한 바와 같이, 상기 미세 접촉창(20)에 제3 폴리실리콘층(22)을 증착하게 되면 상기 언더컷(30) 부분에서 오버행(overhang) 현상(40)이 발생하게 된다. 따라서, 제6도에 도시한 바와 같이 그 위에 텅스텐 실리사이드층(WSi)(24)을 증착하게 되면 상기와 같은 오버행 현상(40)에 의해 WSi층(24)이 상기 미세 접촉창(20) 내에서 균일하게 도포되지 않게 된다.
제7도는 상기 오버행 현상(40)이 발생한 상기 미세 접촉창(20)에 절연막으로 BPSG(borophosphosilicate glass) 막(26)을 덮은 결과를 도시한 것이다. 상기 미세 접촉창(20) 내부에는 상기 BPSG 막에 의한 보이드(50)가 형성된다. 따라서, 상기 미세 접촉창(20) 내의 보이드(50)에 의해 반도체 장치의 신뢰성이 떨어지게 된다.
따라서, 본 발명의 목적은 상기한 바와 같은 종래의 문제점을 해결하기 위하여, 반도체 장치의 미세 접촉창 형성시에 습식 세정에 의한 언더컷 현상을 방지할 수 있는 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명은,
실리콘 기판 위에 절연층을 형성하는 단계와.
상기 절연층상에 제1층을 증착하는 단계와.
상기 제1층에 절연층을 노출시키는 접촉창을 형성하는 단계와,
상기 결과물 전면에 제2층을 증착하는 단계와,
상기 제2층을 에칭하여 상기 접촉창의 측벽에 스페이서를 형성하는 단계와,
상기 스페이서를 마스크로 하여 상기 절연층을 에칭하여 상기 절연층 내에 상기 실리콘 기판을 노출시키는 미세 접촉창을 형성하는 단계와,
상기 미세 접촉창에 의해 노출된 실리콘 기판을 덮도록 소정의 두께의 버퍼를 형성하는 단계와,
상기 제1층과 스페이서를 에칭하여 제거하는 단계와,
상기 미세 접촉창 내의 버퍼를 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 미세 접촉창 형성 방법을 제공한다.
바람직하게는, 상기 제1층 및 제2층은 폴리실리콘으로 이루어지고, 상기 버퍼는 포토레지스트로 이루어진다.
또한 본 발명은,
실리콘 기판 위에 절연층을 형성하는 단계와,
상기 절연층상에 소정의 층을 증착하는 단계와,
상기 소정의 층 위에 포토레지스트 패턴을 형성하는 단계와,
상기 포토레지스트 패턴의 측벽에 스페이서를 형성하는 단계와,
상기 스페이서를 마스크로 하여 상기 소정의 층을 에칭하여 절연층을 노출시키는 접촉창을 형성하는 단계와,
상기 접촉창이 형성된 소정의 층을 마스크로 하여 상기 절연층을 에칭하여 상기 절연층 내에 상기 실리콘 기판을 노출시키는 미세 접촉창을 형성하는 단계와,
상기 미세 접촉창에 의해 노출된 실리콘 기판을 덮도록 소정의 두께의 버퍼를 형성하는 단계와,
상기 포토레지스트 패턴, 스페이서, 소정의 층을 에칭하여 제거하는 단계와,
상기 미세 접촉창 내의 버퍼를 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 미세 접촉창 형성 방법을 제공한다.
바람직하게는, 상기 소정의 층은 폴리실리콘이고, 상기 스페이서는 폴리머로 이루어진다. 또한, 상기 버퍼는 포토레지스트로 이루어진다.
본 발명에 의하면, 반도체 장치의 미세 접촉창 형성시에 습식 세정에 의한 언더컷 현상을 방지하여 신뢰성 있는 미세 접촉창을 형성할 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
[제1실시예]
제8도 내지 제14도는 본 발명의 제1 실시예에 따라서 미세 접촉창을 형성하는 방법을 설명하기 위한 도면이다.
제8도를 참조하면, 실리콘 기판(도시 생략) 위에 절연층(120)을 형성한다. 상기 절연층(120)상에 제1 물질, 예를 들면 제1 폴리실리콘을 증착하고, 포토마스크를 이용하여 접촉창(100)이 형성된 제1층, 예를 들면 제1 폴리실리콘층(140)을 형성한다.
제9도를 참조하면, 상기 접촉창(100)이 형성된 제1 폴리실리콘층(140) 전면에 제2층, 예를 들면 제2 폴리실리콘층(160)을 증착한다.
제10도를 참조하면, 상기 제2 폴리실리콘층(160)을 에칭하여 상기 제1 폴리실리콘층(140)에 형성된 접촉창(100)의 측벽에 스페이서(180)을 형성하고, 상기 스페이서(180)를 마스크로 하여 상기 절연층(120)을 에칭하여 상기 절연층(120) 내에 상기 실리콘 기판을 노출시키는 미세 접촉창(200)을 형성한다.
제11도를 참조하면, 상기 제1 폴리실리콘층(140)과 스페이서(180)를 제거하기 위한 전단계로서, 상기 결과물 전면에 포토레지스트층(220)을 도포한다.
제12도를 참조하면, 상기 미세 접촉창(200) 내에 소정의 두께의 포토레지스트 잔류 부분(240)을 남기는 조건으로 상기 포토레지스트층(220)을 에칭하여 제거한다. 상기 미세 접촉창(200) 내에 포토레지스트 잔류 부분(240)을 남기는 이유는 상기 제1 폴리실리콘층(140)과 스페이서(180)를 제거하는 단계에서 행하는 에칭 공정시에 상기 미세 접촉창(200) 밑부분인 실리콘 기판이 함께 에칭되는 것을 방지하기 위한 것이다.
제13도를 참조하면, 상기 포토레지스트 잔류 부분(240)을 버퍼로 이용하여 상기 제1 폴리실리콘층(140)과 스페이서(180)를 에칭하여 제거한다.
제14도는 상기 미세 접촉창(200) 내의 포토레지스트 잔류 부분(240)을 제거한 상태를 도시한 것이다. 상세히 설명하면, 상기 포토레지스트 잔류 부분(240)을 제거하기 위하여, 먼저 상기 포토레지스트 잔류 부분(240)을 이루는 포토레지스트를 에싱한다. 그 후, 에싱 후에 상기 미세 접촉창(200) 내에 잔존하는 포토레지스트를 스트립하여 완전히 제거한다. 이로써, 원하는 미세 접촉창(300)이 형성된다.
[제2실시예]
제15도 내지 제18도는 본 발명의 제2 실시예에 따라서 미세 접촉창을 형성하는 방법을 설명하기 위한 도면이다.
제15도를 참조하면, 실리콘 기판(도시 생략) 위에 절연층(320)을 형성한 후, 상기 절연층(320)상에 소정의 층, 예를 들면 폴리실리콘층(340)을 증착한다. 그 후, 사진 식각 방법에 의하여 상기 폴리실리콘층(340)에 개구부를 형성하기 위하여 상기 폴리실리콘층(340)위에 포토레지스트 패턴(360)을 형성한다.
제16도를 참조하면, 상기 포토레지스트 패턴(360)의 측벽에 스페이서(380)를 형성한다. 상기 스페이서(380)는 폴리머로 이루어지는 것이다. 구체적으로 설명하면, 상기 폴리머로 이루어지는 스페이서(380)는 CF4가스와 CHF3가스를 이용한 건식 에칭 공정의 원리를 이용하여 형성하며, 그 상세한 내용은 선출원인 국내 특허 제95-23171호에 상세히 기제되어 있다.
제17도를 참조하면, 상기 스페이서(380)를 마스크로 하여 상기 폴리실리콘층(340)을 에칭하여 절연층(320)을 노출시키는 접촉창(400)을 형성한다.
제18도를 참조하면, 상기 접촉창(400)이 형성된 폴리실리콘층(340)을 마스크로 하여, 상기 절연층(320)을 에치하여 상기 절연층(320) 내에 실리콘 기판을 노출시키는 미세 접촉창(500)을 형성한다.
그 후속 공정으로서, 제1 실시예에서 상기 제11도 내지 제14도를 참조하여 설명한 바와 같이, 상기 절연층(320)에 형성된 미세 접촉창(500) 내에 버퍼로서 포토레지스트 잔류 부분을 형성하는 단계를 거쳐서 상기 절연막(320) 상부의 각 층을 제거한다. 이로써, 원하는 미세 접촉창(500)이 형성된다.
본 발명에 의하면, 반도체 장치의 미세 접촉창 형성시에 습식 세정에 의한 언더컷 현상을 방지하여 신뢰성 있는 미세 접촉창을 형성할 수 있다.
이상, 본 발명을 구체적인 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
Claims (7)
- 실리콘 기판 위에 절연층을 형성하는 단계와, 상기 절연층상에 제1 층을 증착하는 단계와, 상기 제1 층에 절연층을 노출시키는 접촉창을 형성하는 단계와, 상기 결과물 전면에 제2 층을 증착하는 단계와, 상기 제2 층을 에칭하여 상기 접촉창의 측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 마스크로 하여 상기 절연층을 에칭하여 상기 절연층 내에 상기 실리콘 기판을 노출시키는 미세 접촉창을 형성하는 단계와, 상기 미세 접촉창에 의해 노출된 실리콘 기판을 덮도록 소정의 두께의 버퍼를 형성하는 단계와, 상기 제1 층과 스페이서를 에칭하여 제거하는 단계와, 상기 미세 접촉창 내의 버퍼를 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 미세 접촉창 형성 방법.
- 제1항에 있어서, 상기 제1 층 및 제2 층은 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 장치의 미세 접촉창 형성 방법.
- 제1항에 있어서, 상기 버퍼는 포토레지스트로 이루어지는 것을 특징으로 하는 반도체 장치의 미세 접촉창 형성 방법.
- 실리콘 기판 위에 절연층을 형성하는 단계와, 상기 절연층상에 소정의 층을 증착하는 단계와, 상기 소정의 층 위에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴의 측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 마스크로 하여 상기 소정의 층을 에칭하여 절연층을 노출시키는 접촉창을 형성하는 단계와, 상기 접촉창이 형성된 소정의 층을 마스크로 하여 상기 절연층을 에칭하여 상기 절연층 내에 상기 실리콘 기판을 노출시키는 미세 접촉창을 형성하는 단계와, 상기 미세 접촉창에 의해 노출된 실리콘 기판을 덮도록 소정의 두께의 버퍼를 형성하는 단계와, 상기 포토레지스트 패턴, 스페이서, 소정의 층을 에칭하여 제거하는 단계와, 상기 미세 접촉창 내의 버퍼를 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 미세 접촉창 형성 방법.
- 제4항에 있어서, 상기 소정의 층은 폴리실리콘인 것을 특징으로 하는 미세 접촉창 형성 방법.
- 제4항에 있어서, 상기 스페이서는 폴리머로 이루어지는 것을 특징으로 하는 반도체 장치의 미세 접촉창 형성 방법.
- 제4항에 있어서, 상기 버퍼는 포토레지스트로 이루어지는 것을 특징으로 하는 반도체 장치의 미세 접촉창 형성 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950052727A KR0168358B1 (ko) | 1995-12-20 | 1995-12-20 | 반도체 장치의 미세 접촉창 형성 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950052727A KR0168358B1 (ko) | 1995-12-20 | 1995-12-20 | 반도체 장치의 미세 접촉창 형성 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR970052317A KR970052317A (ko) | 1997-07-29 |
KR0168358B1 true KR0168358B1 (ko) | 1999-02-01 |
Family
ID=19441895
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019950052727A KR0168358B1 (ko) | 1995-12-20 | 1995-12-20 | 반도체 장치의 미세 접촉창 형성 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR0168358B1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011037840A2 (en) * | 2009-09-25 | 2011-03-31 | Applied Materials, Inc. | Method of forming a deep trench in a substrate |
-
1995
- 1995-12-20 KR KR1019950052727A patent/KR0168358B1/ko not_active IP Right Cessation
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011037840A2 (en) * | 2009-09-25 | 2011-03-31 | Applied Materials, Inc. | Method of forming a deep trench in a substrate |
WO2011037840A3 (en) * | 2009-09-25 | 2011-06-09 | Applied Materials, Inc. | Method of forming a deep trench in a substrate |
US8158522B2 (en) | 2009-09-25 | 2012-04-17 | Applied Materials, Inc. | Method of forming a deep trench in a substrate |
Also Published As
Publication number | Publication date |
---|---|
KR970052317A (ko) | 1997-07-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5895740A (en) | Method of forming contact holes of reduced dimensions by using in-situ formed polymeric sidewall spacers | |
KR100359780B1 (ko) | 반도체 소자의 제조방법 | |
JPH09181180A (ja) | 半導体集積回路及びその製造方法 | |
JPH09205145A (ja) | 集積回路及びその製造方法 | |
US5922516A (en) | Bi-layer silylation process | |
KR0168358B1 (ko) | 반도체 장치의 미세 접촉창 형성 방법 | |
US5994223A (en) | Method of manufacturing analog semiconductor device | |
KR19990052529A (ko) | 반도체소자의 도전 라인 형성방법 | |
KR100456991B1 (ko) | 반도체장치의 제조방법 | |
KR100333726B1 (ko) | 반도체소자제조방법 | |
KR100587036B1 (ko) | 반도체소자의 컨택 형성방법 | |
US20020137331A1 (en) | Method of forming contact holes of reduced dimensions by using reverse-transcription process | |
KR100304946B1 (ko) | 반도체장치의제조방법 | |
US6150215A (en) | Avoiding abnormal capacitor formation by an offline edge-bead rinsing (EBR) | |
US6284645B1 (en) | Controlling improvement of critical dimension of dual damasceue process using spin-on-glass process | |
US6451706B1 (en) | Attenuation of reflecting lights by surface treatment | |
KR19980084300A (ko) | 반사억제막을 이용한 소자분리막 형성방법 | |
KR0166204B1 (ko) | 반도체소자의 콘택부 형성방법 | |
KR100418921B1 (ko) | 반도체 소자의 제조방법 | |
KR100205095B1 (ko) | 반도체 소자의 비트라인 형성방법 | |
KR0165354B1 (ko) | 반도체 장치의 접촉장 형성 방법 | |
KR950010853B1 (ko) | 반도체장치의 역 콘택 제조 방법 | |
KR100413043B1 (ko) | 반도체 장치의 게이트 전극 형성 방법 | |
KR100388213B1 (ko) | 반도체 소자의 저장전극 형성방법 | |
KR100381017B1 (ko) | 반도체 장치의 다중 콘택 형성방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20050909 Year of fee payment: 8 |
|
LAPS | Lapse due to unpaid annual fee |