KR19990052529A - 반도체소자의 도전 라인 형성방법 - Google Patents

반도체소자의 도전 라인 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 다마신(damascene) 방식으로 도전 라인을 형성하는 방법에 관한 것이다. 콘택트를 반도체 기판 상의 층간절연층에 형성한다. 레지스트 잔유물을 접촉창 내에 남긴다. 도전 라인 형성을위한 음각 패턴을 콘택트와 중첩되도록 형성한다. 레지스트 잔유물을 제거한다. 콘택트를 통해 반도체 기판과 접속하는 도전 라인을 콘택트 및 음각 패턴 내에 도전물질을 채움으로써 형성한다.

Description

반도체 소자의 도전 라인 형성방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 다마신(damascene) 방식으로 도전 라인을 형성하는 방법에 관한 것이다.
256M DRAM 소자 및 현재 개발 중에 있는 0.25㎛ 디자인 룰을 채용한 머지드 DRAM 로직(merged DRAM logic)의 경우, 비트 라인은 통상 다마신 방식을 이용하여 형성한다. 이때, 기존의 경우, 비트 라인과 다이렉트 콘택트(Direct Contact: DC) 형성 시, 비트 라인 형성을 위한 음각 패턴을 먼저 형성하고 이후에 비트 라인과 반도체 기판을 연결하기 위한 다이렉트 콘택트를 형성한다.
도 1 내지 도 3은 종래의 반도체 소자의 도전 라인 형성방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.
트랜지스터 (도시되지 않음)가 형성되어 있는 반도체 기판(10) 상에 층간절연층(14)을 형성하고, 이 층간절연층(14) 상에 비트 라인 형성을 위한 제1 레지스트 패턴 (도시되지 않음)을 형성한 후, 이를 식각 마스크로 한 이방성 식각을 행하여 비트 라인이 형성될 영역에 음각 패턴(14)를 형성한다 (도 1). 이때, 미설명된 도면부호 "12"는 필드산화막을 나타낸다.
이후, 상기 제1 레지스트 패턴을 제거하고, 다이렉트 콘택트이 형성될 부분의 층간절연층을 노출시키는 창을 갖는 제2 레지스트 패턴(18)을 상기 음각 패턴(16)이 형성되어 있는 층간절연층(14) 상에 형성한 후, 이를 플로우(flow)시켜 상기 창의 크기를 줄인다 (도 2).
계속해서, 플로우된 상기 제2 레지스트 패턴(18)을 마스크로 한 이방성 식각을 행하여 반도체 기판(10)을 부분적으로 노출시키는 다이렉트 콘택트(20)을 형성한다 (도 3). 이후, 상기 다이렉트 콘택트(20)와 음각 패턴(16)을 완전히 채우도록, 예컨대 불순물이 도우프된 다결정실리콘과 같은 도전 물질을 증착한 후, 이를 에치백 또는 화학 물리적 폴리슁(CMP) 방식으로 식각함으로써 상기 다이렉트 콘택트(20)를 통해 반도체 기판(10)과 접속하는 비트 라인 (도시되지 않음)을 형성한다.
다마신 방식을 이용하여 비트 라인을 형성하는 종래의 경우, 비트 라인 형성을 위한 음각 패턴(16)을 먼저 형성한 후 다이렉트 콘택트(20)을 형성하게 되는데, 이때, 다이렉트 콘택트 형성을 위한 마스크 얼라인 시 약간의 미스얼라인 (misalign)이 존재하여 상기 제2 레지스트 패턴(18)의 일부가 상기 음각 패턴(16)의 가장자리 부위에 걸릴 경우, 상기 음각 패턴(16)의 가장자리 부분에 걸린 제2 레지스트 패턴의 플로우 양과 음각 패턴(16) 내의 평평한 부분에 걸린 제2 레지스트 패턴의 플로우 양이 달라지는 현상이 발생한다 (도 2의 도면부호 18 참조). 이러한 현상은 다이렉트 콘택트 형성 자체를 불가능하게 하거나 다이렉트 콘택트의 균일도(uniformity)를 저하시켜 소자의 신뢰도에 치명적인 영향을 준다.
본 발명의 목적은 다마신 방식으로 반도체 기판과 접속하는 도전 라인을 형성하는데 있어서, 다이렉트 콘택트의 균일도를 높임과 동시에 이를 신뢰도 높게 형성할 수 있는 반도체 소자의 도전 라인 형성방법을 제공하는데 있다.
도 1 내지 도 3은 종래의 반도체 소자의 도전 라인 형성방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.
도 4 내지 도 7은 본 발명에 의한 반도체 소자의 도전 라인 형성방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.
상기 목적을 달성하기 위한, 본 발명에 의한 반도체 소자의 도전 라인 형성방법은, 반도체 기판 상의 층간절연층에 콘택트를 형성하는 공정; 상기 콘택트 내에 레지스트 잔유물을 남기는 공정; 상기 콘택트와 중첩되도록 도전 라인 형성을 위한 음각 패턴을 형성하는 공정; 상기 레지스트 잔유물을 제거하는 공정; 및 상기 콘택트 및 음각 패턴 내에 도전물질을 채움으로써 콘택트를 통해 상기 반도체 기판과 접속하는 도전 라인을 형성하는 공정을 포함하는 것을 특징으로 한다.
콘택트에 레지스트 잔유물을 남기는 상기 공정은, 상기 콘택트가 형성되어 반도체 기판 상에 포지티브형 포토레지스트를 도포하는 단계와, 상기 포지티브형 포토레지스트를 전면 노광하는 단계와, 전면 노광된 상기 포지티브형 포토레지스트를 베이크하는 단계와, 베이크된 상기 포지티브형 포토레지스트를 현상하는 단계로 진행하거나, 상기 콘택트가 형성되어 반도체 기판 상에 네거티브형 포토레지스트를 도포하는 단계와, 상기 네거티브형 포토레지스트를 베이크하는 단계와, 베이크된 상기 포지티브형 포토레지스트를 현상하는 단계로 진행한다.
상기 음각 패턴은 3,000Å 정도 깊이로 형성한다.
또한, 상기 도전 라인은 다이나믹 랜덤 억세스 메모리 소자의 비트 라인이다.
본 발명에 의하면, 콘택트를 먼저 형성한 후, 이 콘택트 내에 레지스트 잔류물을 남긴 상태에서 도전 라인 형성을 위한 음각 패턴을 형성함으로써 콘택트가 상기 음각 패턴 내에 고르게 분포되도록 할 수 있을 뿐만아니라 (콘택트의 높은 균일도) 신뢰도 높게 콘택트를 형성할 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명에 의한 반도체 소자의 도전 라인 형성방법을 더욱 자세하게 설명하고자 한다.
도 4 내지 도 7은 본 발명에 의한 반도체 소자의 도전 라인 형성방법을 공정순서별로 설명하기 위해 도시한 단면도들로서, 특히, 다이나믹 랜덤 억세스 메모리소자의 비트 라인 형성방법을 설명한다.
먼저, 도 4는 다이렉트 콘택트(36)를 형성하는 공정을 설명하기 위해 도시한 단면도로서, 이 공정은, 반도체 기판(30)에 소자간 분리를 위한 소자분리막(32)을 형성하는 단계와, 활성영역에 트랜지스터 (도시되지 않음)를 형성하는 단계와, 트랜지스터가 형성되어 있는 반도체 기판 상에 층간절연층(34)을 형성하는 단계와, 다이렉트 콘택트 형성을 위한 레지스트 패턴 (도시되지 않음)을 상기 층간절연층(34) 상에 형성하는 단계와, 상기 레지스트 패턴을 마스크로 한 이방성 식각을 행하여 반도체 기판을 부분적으로 노출시키는 상기 다이렉트 콘택트(36)를 형성하는 단계와, 상기 다이렉트 콘택트(36)을 완전히 채우도록 레지스트층(38)을 형성하는 단계로 진행한다.
이때, 상기 레지스트층(38)은 네거티브 레지스트(negative resist) 또는 포지티브(positive) 레지스트를 사용하여 형성한다. 또한, 다이렉트 콘택트(36) 형성을 위한 이방성 식각 시, 상기 다이렉트 콘택트(36)를 완전히 오픈(open)시키기 위하여 반도체 기판(30)을 약 200Å ∼ 300Å 정도의 깊이로 과다식각(overetch)한다.
도 5는 레지스트 잔유물(38a)을 남기는 공정을 설명하기 위해 도시한 단면도로서, 이 공정은 두 가지 방법으로 진행한다. 첫째, 상기 레지스트층(도 4의 도면부호 38)이 네거티브 레지스트로 되어 있는 경우, 상기 레지스트층을 베이크(bake) 한 후 베이크된 레지스트층을 현상하여 상기 레지스트 잔유물(38a)을 형성한다. 둘째, 상기 레지스트층(도 4의 도면부호 38)이 포지티브 레지스트로 되어 있는 경우, 상기 레지스트층을 노광(exposure)한 후, 이를 베이크하고, 이후 베이크된 레지스트층을 현상하여 상기 레지스트 잔유물(38a)을 형성한다.
상기 레지스트 잔유물(38a)은 이후에 진행될 음각 패턴 형성을 위한 식각 시블록킹층 (etch blocking layer)으로 작용하여 반도체 기판(30)이 추가적으로 과다식각되는 것을 방지하는 역할을 한다.
도 6은 비트 라인을 위한 음각 패턴을 형성하기 위한 레지스트 패턴(40)을 형성하는 공정을 설명하기 위한 것으로, 이 공정은, 상기 레지스트 잔유물(38a)이 남아있는 반도체 기판(30) 전면에 포토레지스트를 도포하는 단계, 상기 포토레지스트를 노광, 현상함으로써 비트 라인 모양의 창을 갖는 레지스트 패턴(40)을 형성하는 단계로 진행한다.
이때, 레지스트 패턴(40)의 상기 창은 다이렉트 콘택트(36)를 포함하는 모양으로 형성한다. 즉, 상기 레지스트 패턴(40)은 적어도 상기 레지스트 잔유물(38a)을 노출시키는 모양으로 형성한다.
도 7은 비트 라인 형성을 위한 음각 패턴(42)를 형성하는 공정을 설명하기 위해 도시한 단면도로서, 이 공정은, 상기 레지스트 패턴(도 6의 도면부호 40)을 마스크로 한 이방성 식각으로 노출된 층간절연층(34)을 소정 깊이, 예컨대 3,000Å 정도의 깊이로 식각하는 단계로 진행한다. 상기 이방성 식각 후, 상기 레지스트 패턴(도 6의 도면부호 40)은 에슁(ashing)이나 스트립(strip)으로 제거한다.
이때, 상기 다이렉트 콘택트(36)는 수직한 프로파일 (vertical profile)을 갖도록 형성하는 것이 바람직한데, 이는, 다이렉트 콘택트(36)가 경사(slope)지게 형성될 경우 (깔대기 모양), 음각 패턴 형성을 위한 이방성 식각 시 상기 레지스트 잔유물(도 6의 38a)을 에워싸는 모양으로 쥐이빨 모양의 담장(fence)이 형성되는 경우가 발생하기 때문이다. 그러나, 이러한 문제는, 상기 레지스트 잔유물(도 6의 38a)을 상기 음각 패턴(42)의 깊이보다 더 낮게 형성한다면 발생하지 않는다. 즉, 본 발명의 경우, 음각 패턴(42)을, 예컨대 3,000Å 정도의 깊이로 형성하므로 상기 레지스트 잔유물(도 6의 도면부호 38a)은 상기 층간절연층(34)의 표면으로부터 적어도 3,000Å 보다 더 깊은 곳에 위치하도록 형성한다.
도 4 내지 도 7에서는 다이나믹 랜덤 억세스 메모리(DRAM) 소자의 비트 라인을 예를 들어 설명하였으나, 본 발명의 구성은 다마신 방식을 이용하여 반도체 기판 (또는 하부 도전 라인)과 접속하는 도전 라인을 형성하기 위한 공정에는 어디에나 적용할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
본 발명에 의한 반도체 소자의 도전 라인 형성방법에 의하면, 콘택트를 먼저 형성한 후, 이 콘택트 내에 레지스트 잔류물을 남긴 상태에서 도전 라인 형성을 위한 음각 패턴을 형성함으로써 콘택트가 상기 음각 패턴 내에 고르게 분포되도록 할 수 있을 뿐만아니라 (콘택트의 높은 균일도) 신뢰도 높게 콘택트를 형성할 수 있다.

Claims (5)

  1. 반도체 기판 상의 층간절연층에 콘택트를 형성하는 공정;
    상기 콘택트 내에 레지스트 잔유물을 남기는 공정;
    상기 콘택트와 중첩되도록 도전 라인 형성을 위한 음각 패턴을 형성하는 공정;
    상기 레지스트 잔유물을 제거하는 공정; 및
    상기 콘택트 및 음각 패턴 내에 도전물질을 채움으로써 콘택트를 통해 상기 반도체 기판과 접속하는 도전 라인을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 도전 라인 형성방법.
  2. 제1항에 있어서,
    콘택트에 레지스트 잔유물을 남기는 상기 공정은, 상기 콘택트가 형성되어 반도체 기판 상에 포지티브형 포토레지스트를 도포하는 단계와, 상기 포지티브형 포토레지스트를 전면 노광하는 단계와, 전면 노광된 상기 포지티브형 포토레지스트를 베이크하는 단계와, 베이크된 상기 포지티브형 포토레지스트를 현상하는 단계로 진행하는 것을 특징으로 하는 반도체 소자의 도전 라인 형성방법.
  3. 제1항에 있어서,
    콘택트에 레지스트 잔유물을 남기는 상기 공정은, 상기 콘택트가 형성되어 반도체 기판 상에 네거티브형 포토레지스트를 도포하는 단계와, 상기 네거티브형 포토레지스트를 베이크하는 단계와, 베이크된 상기 포지티브형 포토레지스트를 현상하는 단계로 진행하는 것을 특징으로 하는 반도체 소자의 도전 라인 형성방법.
  4. 제1항에 있어서,
    상기 음각 패턴은 3,000Å 정도 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 도전 라인 형성방법.
  5. 제1항에 있어서,
    상기 도전 라인은 다이나믹 랜덤 억세스 메모리 소자의 비트 라인인 것을 특징으로 하는 반도체 소자의 도전 라인 형성방법.
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