KR100256057B1 - 초미세 선폭의 비트라인 캡핑을 위한 반도체 소자 제조방법 - Google Patents

초미세 선폭의 비트라인 캡핑을 위한 반도체 소자 제조방법 Download PDF

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Abstract

본 발명은 탭이 없는 초미세 선폭을 마스크 오정렬 없이 구현하되 비트라인 캡핑을 용이하게 구현할 수 있는 반도체 소자 제조방법을 제공하고자 하는 것으로, 이를 위해 본 발명은 비트라인이 콘택될 도전층 상에 층간절연막을 형성하는 단계; 비트라인 콘택 부위의 상기 층간절연막 일부두께를 선택식각하여 상기 비트라인 콘택 사이즈 보다 큰 사이즈를 갖는 홈을 형성하는 단계; 상기 홈의 측벽에 비트라인 측벽 캡핑을 위한 스페이서 절연막을 형성하는 단계; 비트라인 콘택 부위의 상기 층간절연막을 선택식각하여 비트라인 콘택홀을 형성하는 단계; 상기 비트라인 콘택홀의 일부를 비트라인 도전층으로 채우는 단계; 및 상기 비트라인이 채워지고 남은 상기 콘택홀에 비트라인 상부를 캡핑할 절연막을 형성하는 단계를 포함하여 이루어진다.

Description

초미세 선폭의 비트라인 캡핑을 위한 반도체 소자 제조방법(A Method Of Fabricating A Semiconductor Device)
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 초미세 선폭의 비트라인 캡핑(capping)을 위한 반도체 소자 제조방법에 관한 것이다.
DRAM(dynamic random access memory)과 같은 반도체 소자에서 비트라인은 데이터 전달을 담당하는 신호라인으로써, 반도체 소자의 집적도가 점차 증가함에 따라 비트라인 역시 그 선폭이 감소되고 있다. 따라서, 비트라인 임계선폭이 0.30㎛m 이하인 고집적 반도체 소자에서는 비트라인 탭(tap)을 만들어주는 것이 집적도에 큰 제약을 주게되므로, 탭이 없는 비트라인을 만들고 있다.
도 1a 내지 도 1c는 종래기술에 따른 비트라인 형성 방법을 나타내는 공정 단면도로서, 도면을 참조하여 통상의 포토마스크 및 식각 공정을 통해 탭이 없는 비트라인을 형성하는 방법을 살펴본다. 먼저 도 1a와 같이 비트라인이 콘택될 도전층(11)의 일정부위가 노출되도록 층간산화막(12)을 선택식각하여 비트라인 콘택홀(13)을 형성한다. 이어서, 도 1b와 같이 콘택홀을 매립할 충분한 두께의 비트라인 도전층(14)을 전면 증착한 다음, 비트라인 패터닝을 위한 식각 마스크로써 포토레지스트 패턴(15)을 형성한다. 이때 포토레지스트 패턴(15)은 콘택 사이즈 만큼의 선폭을 갖도록하여 비트라인 탭이 형성되지 않도록 한다. 이어서, 도 1c와 같이 비트라인 도전층(14)을 식각하고 포토레지스트 패턴(15)을 제거하여 탭이 없는 비트라인 형성을 완료한다.
이와 같이, 탭이 없는 비트라인은 적은 면적을 차지하므로 이후에 형성되는 커패시터의 스토리지 노드 콘택 마진을 증가시키는 등 고집적화에 유리하지만, 비트라인 포토마스크 공정에서 오정렬이 발생할 경우(도 1b의 15A 참조), 콘택홀 내부의 비트라인 도전층이 과도식각되는 문제점과 비트라인 저항이 증가한다는 문제점이 발생되게 된다.
도 2a 내지 도 2c는 개선된 종래의 비트라인 형성 방법을 나타내는 공정 단면도로서, 앞서 설명한 마스크 오정렬에 의한 문제들을 개선하기 위하여, 통상의 "damascene" 공정에 따라 비트라인을 형성하는 것을 보여준다. 이를 도면을 통해 살펴보면, 먼저 도 2a와 같이 비트라인이 콘택될 도전층(21) 상부의 층간산화막(22)을 선택식각하여 비트라인 콘택홀(23)을 형성한다. 이어서, 도 2b와 같이 콘택홀(23)을 매립할 충분한 두께의 비트라인 도전층(24), 예컨대 폴리실리콘막을 전면 증착한 다음, 도 2c와 같이 CMP(chemical mechanical polishing)하여 콘택홀(23) 내부에만 비트라인 도전층(24)을 형성한다.
이러한, 통상의 "damascene" 공정에 따른 비트라인 형성 방법은 마스크 오정렬에 의한 문제들을 방지할 수 있으나, 층간산화막과 식각선택비를 갖는 질화막 등으로 비트라인을 캡핑하기 힘들어 진다. 즉, 후속 공정으로 이어지는 스토리지 노드 콘택과의 숏트(short)를 방지하기 위해서는 비트라인의 측벽 및 상부에 예컨대 질화막과 같은 식각정지층(etch stoper layer) 등을 형성하여 스토리지 노드를 자기정렬콘택(self aligned contact)으로 형성하여야 하는데, 통상의 "damascene" 공정에서는 이러한 비트라인 캡핑이 힘들다.
본 발명은 앞서 설명한 두 종래기술의 문제점을 동시에 해결하기 위하여 안출된 것으로서, 탭이 없는 초미세 선폭을 마스크 오정렬 없이 구현하되 비트라인 캡핑을 용이하게 구현할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래기술에 따른 비트라인 형성 방법을 나타내는 공정 단면도.
도 2a 내지 도 2c는 통상의 "damascene" 공정에 따른 비트라인 형성 방법을 나타내는 공정 단면도.
도 3a 내지 도 3f는 본 발명의 일실시예에 따른 비트라인 형성 방법을 나타내는 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
31 : 도전층 32 : 층간산화막
33 : 포토레지스트 패턴 34 : 층간산화막의 홈
35 : 스페이서 질화막 36 : 제1 포토레지스트
37 : 산화막 38 : 제2 포토레지스트
39 : 비트라인 도전층 41 : 질화막
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자 제조방법은, 비트라인이 콘택될 도전층 상에 층간절연막을 형성하는 단계; 비트라인 콘택 부위의 상기 층간절연막 일부두께를 선택식각하여 상기 비트라인 콘택 사이즈 보다 큰 사이즈를 갖는 홈을 형성하는 단계; 상기 홈의 측벽에 비트라인 측벽 캡핑을 위한 스페이서 절연막을 형성하는 단계; 비트라인 콘택 부위의 상기 층간절연막을 선택식각하여 비트라인 콘택홀을 형성하는 단계; 상기 비트라인 콘택홀의 일부를 비트라인 도전층으로 채우는 단계; 및 상기 비트라인이 채워지고 남은 상기 콘택홀에 비트라인 상부를 캡핑할 절연막을 형성하는 단계를 포함하여 이루어진다.
바람직하게, 상기 비트라인 콘택홀을 형성하는 단계는, 전면에 제1 포토레지스트, 산화막, 및 제2 포토레지스트를 차례로 형성하는 단계; 상기 제2 포토레지스트를 비트라인 콘택용 노광 마스크를 사용하여 노광 및 현상하므로써 비트라인 콘택 사이즈 만큼의 오픈 부위를 갖는 제2 포토레지스트 패턴을 형성하는 단계; 상기 제2 포토레지스트 패턴을 식각마스크로하여 상기 산화막과 상기 제1 포토레지스트를 식각하는 단계; 상기 층간절연막과 상기 스페이서 절연막 간의 식각선택비가 없는 조건으로 식각을 실시하여 도전층의 콘택 부위가 노출되는 콘택홀을 형성하는 단계; 및 잔류하는 상기 제2 및 제1 포토레지스트 산화막을 제거하는 단계를 포함하여 이루어진다.
또한, 상기 비트라인 콘택홀의 일부를 비트라인 도전층으로 채우는 단계는, 바람직하게 전면에 상기 비트라인 도전층을 증착하는 단계, 및 상기 비트라인 도전층을 에치백하는 단계를 포함하여 이루어진다.
도 3a 내지 도 3f는 본 발명의 일실시예에 따른 비트라인 형성 방법을 나타내는 공정 단면도로서, 이를 참조하여 본 발명의 일실시예를 상세히 설명하기로 한다.
먼저, 도 3a에 도시된 바와 같이, 비트라인이 콘택될 도전층(31)상에 층간산화막(32)을 형성하고, 층간절연막(32) 상에 포토리소그라피 공정을 통해 비트라인 선폭과 비트라인 측벽을 캡핑할 질화막의 선폭을 더한 만큼의 사이즈(size)로 오픈된 포토레지스트 패턴(33)을 형성한다.
이어서, 도 3b와 같이, 포토레지스트 패턴(33)을 식각마스크로하여 비트라인 두께와 위에 비트라인 상부를 캡핑할 질화막 두께를 합한 만큼의 깊이로 상기 층간산화막(32)을 식각하여 홈(34)을 형성하고, 포토레지스트 패턴(33)을 제거한다.
이어서, 도 3c와 같이, 전면에 질화막을 증착한 다음 이 질화막을 전면식각하여 상기 홈(34)의 측벽에 스페이서 질화막(35)을 형성한다. 스페이서 질화막(35)은 비트라인의 측벽을 캡핑할 목적으로 형성된 것이다.
이어서, 도 3d 와 같이, 제1 포토레지스트(36), 산화막(37), 및 제2 포토레지스트(38)를 차례로 형성하고, 제2 포토레지스트를 비트라인 콘택용 노광 마스크(혹은 레티클)를 사용하여 노광 및 현상하므로써 비트라인 콘택 사이즈 만큼의 오픈 부위를 갖는 제2 포토레지스트 패턴(38)을 형성한 다음, 제2 포토레지스트 패턴(38)을 식각마스크로하여 산화막(37)과 제1 포토레지스트(36)를 식각 한다. 이에 의해 비트라인 콘택 마스크 패턴(36, 37, 38)이 완성된다.
계속해서, 도 3e와 같이, 비트라인 콘택 마스크 패턴(36, 37, 38)을 식각마스크로하여 산화막과 질화막의 식각선택비가 없는 조건(Recipe)으로 식각을 실시하므로써, 도전층(31)의 콘택 부위가 노출되는 콘택홀을 형성한 다음, 비트라인 콘택 마스크 패턴(36, 37, 38)을 제거하고, 예컨대 폴리실리콘 또는 금속 등의 비트라인 도전층을 증착한 후 에치백(etch back)하여 상기 층간산화막의 표면으로부터 소정 깊이가 파인 홈(40)이 형성되도록 비트라인 도전층(39)을 형성한다. 상기 홈(40)은 비트라인 상부를 캡핑 할 질화막이 형성될 공간이다. 비트라인 도전층(39)은 폴리실리콘, 실리사이드 및 금속 중 어느하나 이거나 이 들이 적층되어 이루어질수 있다.
이때 만일 원하는 두께만큼만 비트라인 도전층을 증착하면 스페이서 측벽에 비트라인 도전층이 남아있으므로 나중에 CMP를 한 후 비트라인을 질화막으로 완전히 캡핑 할 수 없다. 그러나 스페이서 질화막(35)을 약간 경사지게 만든 상태에서 비트라인 도전층을 에치백하면 스페이서 측벽에 비트라인 도전층의 잔류물(residue)이 거의 남지 않는다.
계속해서, 도 3f와 같이, 전면에 질화막(41)을 증착하고 CMP하여, 탭이 초미세 선폭을 가지면서 캡핑된 비트라인을 완료한다.
이상에서, 설명한 방법으로 비트라인을 형성하면, 비트라인 마스크의 오정렬에 의해 발생되는 콘택홀 내부에 형성된 비트라인 도전층의 과도식각 문제와, 비트라인 저항이 증가하는 문제를 해결 할 수 있다. 또한 스페이서 질화막을 충분히 두껍게 하면 오정렬이 발생하더라도 비트라인을 질화막이 충분히 캡핑 할 수 있다. 만일 오정렬이 너무 커서 비트라인 콘택이 스페이서 질화막을 벗어나더라도, 폴디드(folded) 비트라인을 사용하는 구조에서는 비트라인 콘택과 스토리지 노드 콘택의 위치가 틀리기 때문에 비트라인 자기정렬 콘택을 이용하여 스토리지 노드 콘택을 형성하는데 아무런 문제가 되지 않는다.
본 발명은 탭이 없는 초미세 선폭을 비트라인 마스크의 오정렬 없이 구현할 수 있고, 비트라인 캡핑을 용이하게 구현할 수 있어 고집적 소자의 수율 및 성능을 향상시키는 효과를 가져다 준다.

Claims (6)

  1. 비트라인이 콘택될 도전층 상에 층간절연막을 형성하는 단계;
    비트라인 콘택 부위의 상기 층간절연막 일부두께를 선택식각하여 상기 비트라인 콘택 사이즈 보다 큰 사이즈를 갖는 홈을 형성하는 단계;
    상기 홈의 측벽에 비트라인 측벽 캡핑을 위한 스페이서 절연막을 형성하는 단계;
    비트라인 콘택 부위의 상기 층간절연막을 선택식각하여 비트라인 콘택홀을 형성하는 단계;
    상기 비트라인 콘택홀의 일부를 비트라인 도전층으로 채우는 단계; 및
    상기 비트라인이 채워지고 남은 상기 콘택홀에 비트라인 상부를 캡핑할 절연막을 형성하는 단계를 포함하여 이루어진 반도체 소자 제조방법.
  2. 제 1 항에 있어서,
    상기 비트라인 콘택홀을 형성하는 단계는,
    전면에 제1 포토레지스트, 산화막, 및 제2 포토레지스트를 차례로 형성하는 단계;
    상기 제2 포토레지스트를 비트라인 콘택용 노광 마스크를 사용하여 노광 및 현상하므로써 비트라인 콘택 사이즈 만큼의 오픈 부위를 갖는 제2 포토레지스트 패턴을 형성하는 단계;
    상기 제2 포토레지스트 패턴을 식각마스크로하여 상기 산화막과 상기 제1 포토레지스트를 식각하는 단계;
    상기 층간절연막과 상기 스페이서 절연막 간의 식각선택비가 없는 조건으로 식각을 실시하여 도전층의 콘택 부위가 노출되는 콘택홀을 형성하는 단계; 및
    잔류하는 상기 제2 및 제1 포토레지스트 산화막을 제거하는 단계를 포함하여 이루어진 반도체 소자 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 비트라인 콘택홀의 일부를 비트라인 도전층으로 채우는 단계는,
    전면에 상기 비트라인 도전층을 증착하는 단계; 및
    상기 비트라인 도전층을 에치백하는 단계를 포함하여 이루어진 반도체 소자 제조방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 층간절연막 및 상기 스페이서 절연막은 각각 산화막 및 질화막인 반도체 소자 제조방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 비트라인 도전층은 폴리실리콘, 실리사이드, 및 금속 중 어느 하나 이거나 이 들이 적층되어 이루어진 반도체 소자 제조방법.
  6. 제 1 항에 있어서,
    상기 스페이서 절연막을 큰 폭으로 형성하여 상기 비트라인 콘택홀 형성을 위한 마스크 공정시 오정렬이 발생하더라도 비트라인을 충분히 캡핑 할 수 있도록 하는 반도체 소자 제조 방법.
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