KR100574931B1 - 자기정합 구조를 갖는 반도체 메모리장치의 제조방법 - Google Patents

Abstract

스토리지 노드와 비트라인 콘택 사이의 전기적인 절연 및 공정의 안정성을 기하고, 비트라인 콘택과 비트라인의 미스얼라인을 방지할 수 있는 자기정합 구조를 갖는 반도체 메모리 장치의 제조방법이 개시되어 있다. 이는, 트랜지스터 등 하부 구조물이 형성된 반도체기판 상에 제1 절연막을 형성하는 단계와, 제1 절연막 위에, 비트라인이 형성될 영역의 제1 절연막을 노출시키는 물질막 패턴을 형성하는 단계와,물질막 패턴의 측벽에 스페이서를 형성하는 단계와, 물질막 패턴들 사이에, 물질막 패턴보다 낮은 비트라인을 형성하는 단계와, 비트라인이 형성된 결과물 위에 제2 절연막과 제3 절연막을 차례로 형성하는 단계와, 제2 절연막이 드러날 때까지 제3 절연막을 식각하는 단계와, 제2 절연막의 노출된 영역을 제거하는 단계와, 결과물을 덮는 제4 절연막을 형성하는 단계와, 반도체기판을 노출시키는 콘택홀을 형성하는 단계, 및 콘택홀을 통해 반도체기판과 접속된 스토리지 노드를 형성하는 단계로 이루어진다.

Description

자기정합 구조를 갖는 반도체 메모리장치의 제조방법{Method for fabricating a semiconductor device having self-aligned structure｝

도 1a 내지 도 1e는 본 발명에 의한 자기정합 구조를 갖는 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들이다.

* 도면의 주요 부분에 대한 부호의 설명 *

2.....반도체기판 4.....절연막

6.....물질막 패턴 8.....스페이서

10....비트라인 12....질화막

14....산화막 16.....층간절연막

18....스토리지 노드

본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 특히 다마신(damascene) 공정을 이용하여 자기정합 구조를 갖는 반도체 메모리장치를 제조하는 방법에 관한 것이다.

반도체 장치가 미세화되면서 해상도 및 얼라인(align)의 한계로 인한 문제를 해결하기 위하여 사용되는 광원의 단파장화, 높은 개구수(Number of Aperture)를 갖는 장비의 개발과 함께, 사입사 조명(Off Axis Illumination), 저반사 기판, 위상반전 마스크(PSM) 등의 방법이 개발되었다. 그러나, 이러한 기술 등으로 인해 얻을 수 있는 해상도 및 얼라인 마진 등도 한계가 있으며, 레티클 에러비(reticle error ratio)의 증폭, 렌즈 수차에 기인한 패턴 변위 및 패턴 붕괴 등의 문제로 인해, 막질간 미스얼라인이 심각하게 발생하고 있을 뿐만 아니라, 칩 사이즈의 축소에도 장애가 되고 있다. 따라서, 이러한 문제를 해결하기 위한 방법으로, 미세화와 더불어 공정에 대한 새로운 방법이 모색되고 있다.

한편, 비트라인을 형성한 후에 캐패시터를 형성하는 캐패시터 오버 비트라인(Capacitor Over Bitline; COB) 구조의 경우, 디자인 룰(design rile)이 작아짐에 따라 비트라인과 비트라인 콘택, 그리고 스토리지 전극과 스토리지 노드 콘택 사이의 정렬이 어려워 양산성에 심각한 문제가 야기되고 있다.

본 발명이 이루고자 하는 기술적 과제는, 스토리지 노드와 비트라인 콘택 사이의 전기적인 절연은 물론, 공정의 안정성을 기하고 비트라인 콘택과 비트라인의 미스얼라인을 방지할 수 있는 자기정합 구조를 갖는 반도체 메모리 장치의 제조방법을 제공하는 것이다.

상기 과제를 이루기 위하여 본 발명에 의한 자기정합 구조를 갖는 반도체 메모리장치의 제조방법은, 트랜지스터 등 하부 구조물이 형성된 반도체기판 상에 제1 절연막을 형성하는 단계와, 제1 절연막 위에, 비트라인이 형성될 영역의 제1 절연막을 노출시키는 물질막 패턴을 형성하는 단계와,물질막 패턴의 측벽에 스페이서를 형성하는 단계와, 물질막 패턴들 사이에, 물질막 패턴보다 낮은 비트라인을 형성하는 단계와, 비트라인이 형성된 결과물 위에 제2 절연막과 제3 절연막을 차례로 형성하는 단계와, 제2 절연막이 드러날 때까지 제3 절연막을 식각하는 단계와, 제2 절연막의 노출된 영역을 제거하는 단계와, 결과물을 덮는 제4 절연막을 형성하는 단계와, 반도체기판을 노출시키는 콘택홀을 형성하는 단계, 및 콘택홀을 통해 반도체기판과 접속된 스토리지 노드를 형성하는 단계를 포함하여 이루어진다.

본 발명에 있어서, 상기 비트라인을 형성하는 단계는, 물질막 패턴이 형성된 반도체기판 상에 도전층을 형성하는 단계와, 물질막 패턴을 식각 종료층으로 하여 도전층에 대해 화학적 기계적 연마(CMP)를 실시하는 단계로 이루어진다. 그리고, 상기 제2 절연막은 질화막으로 형성하고, 상기 제3 절연막은 산화막으로 형성하는 것이 바람직하다.

본 발명에 따르면, 다마신 기법을 이용하여 비트라인을 형성함으로써 비트라인과 비트라인 콘택 사이의 오버레이 문제를 해결할 수 있고, 비트라인과 스토리지 노드 콘택 사이의 단락을 방지할 수 있으며, 공정 마진을 증가시킬 수 있다.

이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.

도 1a 내지 도 1e는 본 발명에 의한 자기정합 구조를 갖는 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들이다.

도 1a를 참조하면, 트랜지스터(도시되지 않음) 등의 하부 구조물이 형성된 반도체기판(2) 상에 상기 하부 구조물을 덮는 층간절연막(4)을 형성한 다음, 예를 들어 산화막을 증착하여 비트라인 및 비트라인 콘택을 형성하기 위한 물질막을 형성한다. 다음, 통상의 사진식각 공정으로 상기 물질막을 패터닝하여 비트라인 및 비트라인 콘택이 형성될 영역의 상기 절연막을 노출시키는 물질막 패턴(6)을 형성한다.

다음, PE-SiN 또는 LP-SiN과 같은 질화막을 전면에 증착한 다음 증착된 질화막을 이방성 식각하여 상기 물질막 패턴(6)의 측벽에 스페이서(8)를 형성한다.

도 1b를 참조하면, 스페이서(8)가 형성된 결과물 상에, 예를 들어 불순물이 도우프된 폴리실리콘과 같은 도전물질을, 예를 들어 화학 기상 증착(CVD) 방법으로 증착하여 비트라인을 형성하기 위한 도전층(10)을 형성한다. 상기 도전층(10)을 형성하기 위한 도전물질로는 도우프된 폴리실리콘막 외에, 텅스텐(W), 알루미늄(Al), 구리(Cu) 또는 티타늄(Ti) 중의 어느 하나를 사용할 수 있다.

다음, 예를 들어 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)와 같은 통상의 평탄화 공정을 이용하여 상기 물질막 패턴(6)을 식각 종료층으로 하여 상기 도전층(10)을 식각한다. 이어서, 원하는 두께의 도전층을 얻기 위하여 상기 도전층(10)에 대해 소정의 습식 또는 건식식각 공정을 실시한다.

도 1c를 참조하면, 상기 도전층(10)의 표면을 캐핑하기 위하여, 결과물 상에 예를 들어 CVD 방법을 이용하여 질화막(12)을 증착한 다음, 이 질화막(12) 위에, 상기 질화막에 대해 식각 선택비를 갖는 물질, 예를 산화막(14)을 증착한다. 다음에, 상기 산화막(14)에 대해 CMP 공정을 실시하여 질화막(12) 위의 산화막을 제거 한다. 상기 산화막(14)에 대한 CMP 공정은 질화막(12)을 식각 종료층으로 하여 질화막(12)의 표면이 드러날 때까지 진행하는데, 이렇게 하면 후속 공정에서 표면이 노출된 영역의 질화막(12)만을 선택적으로 제거할 수 있게 된다.

도 1d를 참조하면, 노출된 상기 질화막을 건식식각으로 제거하여 물질막 패턴(6)의 표면이 노출되도록 한다.

도 1e를 참조하면, 결과물의 전면에 예를 들어 산화막을 증착하여 층간절연막(16)을 형성한다. 사진식각 공정으로 상기 층간절연막(16), 물질막 패턴(6) 및 절연막(4)을 차례로 이방성 식각하여 스토리지 전극과 반도체기판(2)을 접속시키는 스토리지 노드 콘택을 형성하기 위한 콘택홀을 형성한다. 상기 콘택홀을 형성하기 위한 사진공정에서 다소의 미스얼라인(misalign)이 발생하더라도 비트라인(10)이 스페이서(8)와 질화막(12)으로 캐핑되어 있기 때문에, 후속공정에서 스토리지 노드 콘택을 형성할 때 비트라인(10)과 스토리지 노드 콘택 사이에 단락이 발생하지 않는다.

이어서, 콘택홀이 형성된 결과물 상에 도우프된 폴리실리콘과 같은 도전층을 형성한 다음, 상기 도전층을 패터닝하여 반도체기판(2)과 접속된 스토리지 노드(18)를 형성한다.

또는, 상기 콘택홀을 채우는 도전층 플럭(도시되지 않음)을 형성하여 스토리지 노드 콘택을 형성하고, 계속해서 스토리지 노드 콘택을 통해 반도체기판과 접속된 스토리지 전극을 형성할 수도 있다.

이상 본 발명을 상세히 설명하였으나 본 발명은 상기한 실시예에 한정되지 않으며 본 발명의 기술적 사상내에서 당업자에 의해 많은 변형 및 개량이 가능하다.

상술한 본 발명에 의한 자기정합 구조를 갖는 반도체 메모리장치의 제조방법에 의하면, 다마신 기법을 이용하여 비트라인을 형성함으로써 비트라인과 비트라인 콘택 사이의 오버레이 문제를 해결할 수 있고, 비트라인과 스토리지 노드 콘택 사이의 단락을 방지할 수 있으며, 공정 마진을 증가시킬 수 있다.

Claims (3)

1. 트랜지스터 등 하부 구조물이 형성된 반도체기판 상에 제1 절연막을 형성하는 단계;

   상기 제1 절연막 위에, 비트라인이 형성될 영역의 상기 제1 절연막을 노출시키는 물질막 패턴을 형성하는 단계;

   상기 물질막 패턴의 측벽에 스페이서를 형성하는 단계;

   상기 물질막 패턴들 사이에, 상기 물질막 패턴보다 낮은 비트라인을 형성하는 단계;

   비트라인이 형성된 결과물 위에 제2 절연막과 제3 절연막을 차례로 형성하는 단계;

   상기 제2 절연막이 드러날 때까지 상기 제3 절연막을 식각하는 단계;

   상기 제2 절연막의 노출된 영역을 제거하는 단계;

   결과물을 덮는 제4 절연막을 형성하는 단계;

   상기 반도체기판을 노출시키는 콘택홀을 형성하는 단계; 및

   상기 콘택홀을 통해 상기 반도체기판과 접속된 스토리지 노드를 형성하는 단계를 포함하는 것을 특징으로 하는 자기정합 구조를 갖는 반도체 메모리장치의 제조방법.
2. 제1항에 있어서, 상기 비트라인을 형성하는 단계는,

   상기 물질막 패턴이 형성된 반도체기판 상에 도전층을 형성하는 단계와,

   상기 물질막 패턴을 식각 종료층으로 하여 상기 도전층에 대해 화학적 기계적 연마(CMP)를 실시하는 단계로 이루어지는 것을 특징으로 하는 자기정합 구조를 갖는 반도체 메모리장치의 제조방법.
3. 제1항에 있어서, 상기 제2 절연막은 질화막으로 형성하고,

   상기 제3 절연막은 산화막으로 형성하는 것을 특징으로 하는 자기정합 구조를 갖는 반도체 메모리장치의 제조방법.

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