KR100318569B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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다니구찌 이찌로오, 기타오카 다카시
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Abstract

본 발명은 자기 정합 방식으로 콘택트를 설치하는 경우에 적당한 구조를 갖는 반도체 장치에 대해, 콘택트를 안정적으로 형성하고, 또한 콘택트의 접촉 저항을 억제하는 데에 적당한 구조를 실현하는 것을 목적으로 한다.
실리콘 기판(10) 위에 산화막(26)을 형성한다. 산화막(26) 위에 배선 패턴(34)을 형성한다. 배선 패턴의 상부 및 측부에 질화막 상부벽(36) 및 질화막 측벽(38)을 형성한다. 층간 산화막(40)을 퇴적시킨 후 자기 정합법에 따라 콘택트 홀(42)을 형성한다. 질화막 측벽(38)의 하부에서, 산화막(26)의 측단부(32)가 후퇴하도록 등방성의 에칭을 행한다. 상기된 등방성 에칭에 의해 하단부의 지름이 확대된 콘택트 홀(42)의 내부에 콘택트(44)를 형성한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 자기 정합(self-aligned) 방식으로 콘택트를 설치하는 경우에 적당한 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근에는, 반도체 장치의 집적도가 향상하여 배선 패턴이 미세화됨에 따라, 포토레지스트의 마스크 정밀도를 높이는 것만으로 배선 패턴의 정밀도를 확보하는 것이 곤란하게 되었다. 예를 들면, DRAM 등의 메모리 소자에서는, 메모리 셀의 미세화가 진행됨에 따라, 마스크의 정밀도를 높이는 것만으로는, 배선과의 쇼트를 생기게 하지 않고 콘택트를 설치하는 것이 곤란하게 되었다. 배선과의 쇼트를 생기게 하지 않고 콘택트를 설치하는 방법으로는 자기 정합법(self-aligned method)이 알려져 있다. 이하, 도 29 내지 도 31을 참조하여, 종래의 자기 정합법에 대해 설명한다.
자기 정합법을 이용한 종래 방법으로 콘택트를 형성하는 경우, 우선 도 29에도시된 바와 같이 실리콘 기판(10) 상에 절연막(12)이 형성된 후, 그 상부에 실리콘 배선(14)과 질화막 상부벽(nitride film top walls; 16)이 형성된다.
이어서, 도 30에 도시된 바와 같이 실리콘 배선(14) 및 질화막 상부벽(16)의 측면에, 실리콘 배선(14)을 보호하기 위한 질화막 측벽(18)이 형성된다. 이 단계에서 실리콘 배선(14)은 질화막(16, 18)으로 덮힌 상태가 된다.
이어서, 실리콘 기판(10)의 전면에 층간 산화막(20)(도 31 참조)을 퇴적시킨 후, 그 층간 산화막(20)의 원하는 부위를 포토레지스트에 의해 마스킹하고, 또한 산화막 에칭을 행함으로써 콘택트 홀(22)을 형성한다. 상기된 산화막 에칭은, 질화막에 대해 충분히 높은 선택비가 생기게 하는 조건으로 행해진다. 이 때문에, 질화막 상부벽(16) 및 질화막 측벽(18)은, 상기된 산화막 에칭에 의해서는 거의 제거되지 않는다.
포토레지스트에 의해 마스킹되지 않은 부분이 실리콘 배선(14)의 간격보다 큰 경우에는 산화막 에칭이 진행함으로써, 층간 산화막(20)과 함께 질화막(16, 18)이 산화막 에칭의 대상이 된다. 이 때, 질화막(16, 18)은 산화막 에칭의 스토퍼(stopper)로서 기능하고, 산화막 에칭의 진행을 방해한다. 그 결과, 도 31에 도시된 바와 같이 실리콘 배선(14)을 노출시키지 않고, 실리콘 기판(10)의 표면까지 개구하는 콘택트 홀(22)을 형성하는 것이 가능해진다.
이후, 콘택트 홀(22)에 실리콘막을 퇴적시키고, 원하는 형상으로 성형하면 도 31에 도시된 바와 같이 실리콘 기판(10)과 도통하는 콘택트(24)를 얻을 수 있다. 상기된 바와 같이 배선 패턴을 스토퍼막으로 보호하면서, 배선 패턴사이에 에칭에 의해 콘택트 홀을 형성하는 수법이 자기 정합법이다. 상기된 자기 정합법에 따르면, 포토레지스트의 개구부와 배선 패턴의 위치 사이에 어느 정도의 오차가 생겨도 안정되게 원하는 콘택트를 형성할 수가 있다.
그러나, 상기 종래 방법에 따르면, 실리콘 배선(14) 사이의 공간의 일부가 필연적으로 질화막 측벽(18)에 의해 점유된다. 이 때문에, 실리콘 배선(14) 사이에 형성되는 콘택트(24)의 폭이 좁아지고, 콘택트(24)와 실리콘 기판(10) 사이의 접촉 저항을 억제하는 것이 곤란해진다. 종래의 자기 정합법은, 콘택트(24)를 안정적으로 형성하는 데에 유효한 반면, 콘택트(24)의 접촉 저항을 증대시키기 쉽다고 하는 문제를 갖는 것이었다.
본 발명은, 상기된 바와 같은 과제를 해결하기 위해 이루어진 것으로, 콘택트를 안정적으로 형성하고, 또한 콘택트의 접촉 저항을 억제하는 데에 유리한 구조를 구비한 반도체 장치를 제공하는 것을 제1 목적으로 한다.
또한, 본 발명은 상기된 반도체 장치의 제조 방법을 제공하는 것을 제2 목적으로 한다.
본 발명의 청구항 1에 따른 반도체 장치는, 배선 패턴; 상기 배선 패턴 상에 형성된 질화막 상부벽; 상기 배선 패턴의 측면에 형성된 질화막 측벽; 상기 배선 패턴에 끼워지는 위치에, 상기 질화막 상부벽 및 상기 질화막 측벽에 의해 상기 배선 패턴으로부터 절연된 상태로 형성된 콘택트; 및 상기 배선 패턴의 하측에 형성되고 상기 질화막 측벽의 저면보다 낮은 위치에 저면을 구비한 산화막을 포함하고,상기 산화막의 측단면이, 상기 질화막 측벽의 표면에 비해 상기 배선 패턴측으로 인입된 위치에 형성되어 있으며, 상기 콘택트가 상기 질화막 측벽의 하부에 들어가 있는 것을 특징으로 하는 것이다.
본 발명의 청구항 2에 따른 반도체 장치는, 상기 배선 패턴의 하부에서 상기 산화막의 상면이 상기 질화막 측벽의 저면보다 높은 위치에 형성되는 것을 특징으로 하는 것이다.
본 발명의 청구항 3에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에 산화막을 형성하는 산화막 형성 단계; 상기 산화막 위에 배선층을 형성하는 배선층 형성 단계; 상기 배선층 위에 질화막 상부벽층을 형성하는 상부벽층 형성 단계; 상기 배선층 및 상기 질화막 상부벽층을 원하는 배선 패턴 형상으로 하여, 배선 패턴 및 질화막 상부벽을 형성하는 패턴 형성 단계; 상기 배선 패턴 및 상기 질화막 상부벽의 측면에 질화막 측벽을 형성하는 측벽 생성 단계; 층간 산화막을 퇴적한 후에, 상기 배선 패턴에 끼워지는 위치에, 상기 질화막 상부벽 및 상기 질화막 측벽이 잔존하고, 또한 상기 산화막의 측단면이 상기 질화막 측벽의 표면에 비해 상기 배선 패턴측으로 인입된 위치에 형성되도록, 콘택트 홀을 형성하는 콘택트홀 형성 단계, 및 상기 콘택트 홀의 내부에 콘택트를 형성하는 콘택트 형성 단계를 구비하는 것을 특징으로 하는 것이다.
도 1은 본 발명의 실시예 1의 반도체 장치의 주요부의 구조를 나타내는 단면도.
도 2는 도 1에 도시된 반도체 장치의 제조 방법을 설명하기 위한 도면(1).
도 3은 도 1에 도시된 반도체 장치의 제조 방법을 설명하기 위한 도면(2).
도 4는 도 1에 도시된 반도체 장치의 제조 방법을 설명하기 위한 도면(3).
도 5는 도 1에 도시된 반도체 장치의 제조 방법을 설명하기 위한 도면(4).
도 6은 도 1에 도시된 반도체 장치의 제조 방법을 설명하기 위한 도면(5).
도 7은 도 1에 도시된 반도체 장치의 제조 방법을 설명하기 위한 도면(6).
도 8은 본 발명의 실시예 2의 반도체 장치의 주요부의 구조를 나타내는 단면도.
도 9는 도 8에 도시된 반도체 장치의 제조 방법을 설명하기 위한 도면(1).
도 10은 도 8에 도시된 반도체 장치의 제조 방법을 설명하기 위한 도면(2).
도 11은 도 8에 도시된 반도체 장치의 제조 방법을 설명하기 위한 도면(3).
도 12는 도 8에 도시된 반도체 장치의 제조 방법을 설명하기 위한 도면(4).
도 13은 도 8에 도시된 반도체 장치의 제조 방법을 설명하기 위한 도면(5).
도 14는 도 8에 도시된 반도체 장치의 제조 방법을 설명하기 위한 도면(6).
도 15는 본 발명의 실시예 3의 반도체 장치의 주요부의 구조를 나타내는 단면도.
도 16은 도 15에 도시된 반도체 장치의 제조 방법을 설명하기 위한 도면(1).
도 17은 도 15에 도시된 반도체 장치의 제조 방법을 설명하기 위한 도면(2).
도 18은 도 15에 도시된 반도체 장치의 제조 방법을 설명하기 위한 도면(3).
도 19는 본 발명의 실시예 4의 반도체 장치의 주요부의 구조를 나타내는 단면도.
도 20은 본 발명의 실시예 5의 반도체 장치의 주요부의 구조를 나타내는 단면도.
도 21은 도 20에 도시된 반도체 장치의 제조 방법을 설명하기 위한 도면(1).
도 22는 도 20에 도시된 반도체 장치의 제조 방법을 설명하기 위한 도면(2).
도 23은 도 20에 도시된 반도체 장치의 제조 방법을 설명하기 위한 도면(3).
도 24는 본 발명의 실시예 6의 반도체 장치의 주요부의 구조를 나타내는 단면도.
도 25는 본 발명의 실시예 7의 반도체 장치의 주요부의 구조를 나타내는 단면도.
도 26은 본 발명의 실시예 8의 반도체 장치의 주요부의 구조를 나타내는 단면도.
도 27은 본 발명의 실시예 9의 반도체 장치의 주요부의 구조를 나타내는 단면도.
도 28은 본 발명의 실시예10의 반도체 장치의 주요부의 구조를 나타내는 단면도.
도 29는 종래의 반도체 장치의 제조 방법을 설명하기 위한 도면 (1).
도 30은 종래의 반도체 장치의 제조 방법을 설명하기 위한 도면 (2).
도 31은 종래의 반도체 장치의 주요부의 구조를 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 실리콘 기판
26, 54 : 산화막
32, 58 : 측단면
34 : 배선 패턴
36 : 질화막 상부벽
38 : 질화막 측벽
40 : 층간 산화막
42 : 콘택트 홀
44 : 콘택트
46 : 산화막층
48 : 배선층
50 : 질화막 상부벽층
52 : 질화막층
56 : 질화막 하벽
60 : 질화막 하벽층
62, 70 : 플러그
72, 80 : 배선
실시예 1.
이하, 도 1 내지 도 7을 참조하여 본 발명의 실시예 1에 대해 설명한다. 또한, 각 도면에서 공통되는 요소에는, 동일 부호를 붙여 중복되는 설명을 생략한다.
도 1은, 본 발명의 실시예 1의 반도체 장치의 단면도를 나타낸다. 도 1에 도시된 바와 같이 본 실시예의 반도체 장치는 실리콘 기판(10)을 구비하고 있다. 실리콘 기판(10) 위에는 산화막(26)이 형성되어 있다.
산화막(26)은 볼록부(28)와 평면부(30)를 구비하고 있다. 볼록부(28)의 상면은 평면부(30)의 상면보다 높은 위치에 형성되어 있다. 산화막(26)은, 다른 산화막(26)과 대향하는 위치에 측단면(32)을 구비하고 있다. 대향하는 2개의 측단면(32) 사이에는 소정의 간격이 설치된다.
산화막(26)의 볼록부(28) 위에는 배선 패턴(34)이 형성되어 있다. 배선 패턴(34) 위에는 질화막 상부벽(36)이 형성되어 있다. 또한, 배선 패턴(34) 및 질화막 상부벽(36)의 측방에는, 질화막 측벽(38)이 형성되어 있다. 상술된 산화막(26)의 측단면(32)은, 질화막 측벽(38) 표면으로부터 배선 패턴(34)측에 인입된 위치에 형성되어 있다.
산화막(26), 질화막 측벽(38) 및 질화막 상부벽(36) 위에는, 층간 산화막(40)이 형성되어 있다. 층간 산화막(40)에는, 실리콘 기판(10)의 표면에 개구하는 콘택트 홀(42)이 형성되어 있다. 콘택트 홀(42)은, 질화막 측벽(38)의 하부에서 산화막(26)측에 들어간 형상을 갖고 있다.
콘택트 홀(42)의 내부에는, CVD법에 따라 콘택트(44)가 형성되어 있다. 콘택트(44)를 상기된 바와 같이 CVD 법으로 형성하는 것에 따르면, 콘택트(44)를 콘택트 홀(42)의 세부에까지, 즉 질화막 측벽(38)의 하부와 실리콘 기판(10)과의 간극에까지 들어갈 수 있다.
이어서, 본 실시예의 반도체 장치의 제조 방법에 대해 설명한다.
본 실시예의 반도체 장치의 제조 공정에서는, 우선 도 2에 도시된 바와 같이 실리콘 기판(10) 위에 산화막층(46)이 형성된다(단계 1).
산화막층(46)은, 감압 또는 상압 CVD 법에 따라 비도핑의 실리콘 산화막을 50㎚ ∼ 100㎚ 퇴적시킴으로써 형성된다.
이어서, 산화막층(46) 위에 배선층(48)이 형성된다(단계 2).
배선층(48)은, (1)CVD 법에 따라 퇴적시킨 다결정 실리콘이나 비정질 실리콘(P, As 등을 도핑한 것), (2) Ti, TiN 또는 W 등과 같은 고융점 금속막의 실리사이드막, 또는 (3) 이들을 중첩한 막, 또는 (4) W, AL과 같은 도전성 금속막으로 형성된다. 배선층(48)은, 50㎚ ∼ 200㎚의 막 두께를 갖고 있다.
이어서, 배선층(48) 위에 질화막 상부벽층(50)이 형성된다(단계 3).
질화막 상부벽층(50)은, CVD 법으로 퇴적시킨 실리콘 질화막 또는 질화산화막, 또는 이들을 중첩한 막에 의해 형성된다. 질화막 상부벽층(50)은, 20㎚ ∼ 100nm의 막 두께를 갖고 있다.
상기된 처리가 종료하면 질화막 상부벽층(50), 배선층(48) 및 산화막층(46)에 RIE 법등의 드라이 에칭을 실시함으로써, 원하는 배선 패턴 형상을 형성하는 처리가 실행된다(단계 4).
상기된 에칭 처리는, 산화층(46)의 표면이 소정의 막 두께만 제거된 시점에서 종료된다. 상기된 처리가 실행됨에 따라, 도 3에 도시된 바와 같이 볼록부(28)와 평면부(30)를 구비한 산화막(26), 배선 패턴(34) 및 질화막 상부벽(36)이 형성된다.
상기된 처리가 종료하면 이어서, 도 4에 도시된 바와 같이 실리콘 기판(10)의 전면에 질화막층(52)이 형성된다(단계 5).
질화막층(52)은, 상술된 질화막 상부벽층(50)의 경우와 마찬가지로 CVD 법으로 퇴적시킨 막 두께 20㎚ ∼ 100㎚의 실리콘 질화막 또는 질화산화막, 또는 이들을 중첩한 막에 의해 형성된다.
질화막층(52)의 형성이 종료하면 이어서, 도 5에 도시된 바와 같이 RIE 법등의 드라이 에칭으로 질화막층(52)의 전면을 에치백함으로써, 질화막 측벽(38)을 형성하는 처리가 실행된다(단계 6).
상기된 에치백은, 산화막에 대해 충분히 선택비가 높은 조건으로 실행된다. 이 때문에, 질화막(52)의 에치백의 과정에서, 산화막(26)은 거의 에칭되는 일은 없다.
이어서, 실리콘 기판(10)의 전면에 층간 산화막(40)(도 6 참조)을 퇴적시키는 처리가 실행된다(단계 7).
층간 산화막(40)의 형성이 종료하면 이어서, 포토레지스트에 의한 마스킹을 행한 후에, RIE 법등의 드라이 에칭에 의해 도 6에 도시된 콘택트 홀(42)을 형성하는 처리가 실행된다(단계 8).
상기된 처리에서, 포토레지스트의 마스킹은, 마스킹의 존재하지 않은 영역(이하, 에칭 영역이라고 칭함)이 배선(34)의 간격보다 커지도록, 즉 에칭 영역이 질화막 상부벽(36)의 영역과 중복되도록 행해진다. 또한, 상기된 처리에서 층간 산화막(40)의 에칭은, 질화막(36, 38)에 대해 충분히 높은 선택비를 갖는 조건으로 실행된다. 상기된 처리에 따르면, 자기 정합법에 따라 실리콘 기판(10)의 표면에 개구하는 콘택트 홀(42)을, 안정적으로 형성할 수가 있다.
상기된 처리가 종료하면 이어서, HF 등의 웨트계의 산화막 에칭에 의해, 콘택트 홀(42)의 내부에서, 산화막(26)을 등방적으로 에칭하는 처리가 실행된다(단계 9).
상기된 처리에서, 산화막(26)의 에칭은 질화막(36, 38)에 대해 충분히 선택비가 높은 조건으로 행해진다. 이 경우, 질화막(36, 38)은 에칭의 스토퍼로서 기능한다. 그 결과, 상기된 처리에 따르면, 도 7에 도시된 바와 같이 콘택트 홀(42)의 하단부가 질화막 측벽(38)의 하부로 들어감에 따라 그 하단부의 지름이 확대된다.
도 7에 도시된 바와 같이, 본 실시예에서는 산화막(26)의 볼록부(28)의 상면이 평면부(30)의 상면, 즉 질화막 측벽(38)의 저면보다 높은 위치에 설치되어 있다. 또한, 상술한 산화막(26)의 에칭은, 산화막(28)의 측단부(32)가, 질화막 측벽(38)의 하부에 위치하는 동안 종료되도록 설정되어 있다. 이 때문에, 본 실시예의 제조 방법에 따르면, 질화막 측벽(38)의 하부에서 산화막(26)이 에칭됨에 따라, 배선 패턴(34)이 콘택트 홀(42)에 노출하는 것을 확실하게 방지할 수가 있다.
콘택트 홀(42)의 형성이 종료하면 이어서, 그 내부에 콘택트(44)가 형성된다(단계 10).
콘택트(44)는, 다결정 실리콘이나 비정질 실리콘(P, As 등을 도핑한 것)을 CVD 법에 따라 막 두께 50㎚ ∼ 200㎚로 퇴적시킨 후, 원하는 형상으로 성형함으로써 실현된다. 본 실시예에서는, 콘택트 홀(42)이 하단부에서 질화막 측벽(38)의 하부까지 들어가기 때문에, 콘택트(44)의 하단부에 큰 면적을 확보할 수가 있다. 이 때문에, 본 실시예의 제조 방법에 따르면, 자기 정합법의 이점을 향수하면서, 콘택트(44)와 실리콘 기판(10)과의 접촉 저항을 억제하는 데에 유리한 구조를 구비한 반도체 장치를 제조할 수가 있다.
또한, 상기된 실시예에서는, 단계 1이 상기 청구항 3에 기재된 「산화막 형성 단계」에, 단계 2가 상기 청구항 3에 기재된 「배선층 형성 단계」에, 단계 3이 상기 청구항 3에 기재된 「상부벽층 형성 단계」에, 단계 4가 상기 청구항 3에 기재된 「패턴 형성 단계」에, 단계 5 및 6이 상기 청구항 3에 기재된 「측벽 생성 단계」에, 단계 7 ∼ 9가 상기 청구항 3에 기재된 「콘택트 홀 형성 단계」에, 또한 단계 10이 상기 청구항 3에 기재된 「콘택트 형성 단계」에, 각각 상당한다.
실시예 2.
이어서, 도 8 내지 도 14를 참조하여 본 발명의 실시예 2에 대해 설명한다. 또한, 각 도면에서 상기 도1 내지 도 7에 도시된 요소와 공통되는 요소에는, 동일 부호를 붙여 중복하는 설명을 생략 또는 간략하게 한다.
도 8은, 본 발명의 실시예 2의 반도체 장치의 단면도를 나타낸다. 본 실시예의 반도체 장치는 실리콘 기판(10) 위에 산화막(54)을 구비함과 동시에, 산화막(54)과 배선 패턴(38) 사이에 질화막 하벽(56)을 구비하고 있는 점에 제1 특징을 갖고 있다. 또한, 본 발명의 반도체 장치는, 산화막(54)의 측단면(58)이, 질화막 측벽(38)의 이측면으로부터 더욱 배선 패턴(34)의 중심측에, 즉 질화막 하벽(56)의 하부에 위치하고 있는 점에 제2 특징을 갖고 있다.
도 8에 도시된 바와 같이 질화막 하벽(56)은 질화막 측벽(38) 사이에 형성되어 있다. 이 때문에, 본 실시예의 반도체 장치에서 배선 패턴(34)은, 질화막(36, 38, 56)에 의해 사방이 보호되고 있다. 상기된 구조에 따르면, 질화막(36, 38, 56)에 대해 높은 선택비를 갖는 산화막 에칭이 실행됨에 따라, 배선 패턴(34)이 노출 상태가 되는 일이 없다. 이 때문에, 본 실시예의 반도체 장치에서는 상기된 바와 같이 산화막(54)의 측단부(58)를 질화막 하벽(56)의 하부까지 후퇴시키고 있다.
콘택트(44)와 실리콘 기판(10)과의 접촉 저항은, 콘택트(44)의 하단부의 면적이 커질 수록, 즉 산화막(54)의 측단부(58)가 배선 패턴(34) 측으로 크게 후퇴할수록 작아진다. 따라서, 본 실시예의 반도체 장치에 따르면, 콘택트(44)와 실리콘 기판(10)의 접촉 저항을, 실시예 1의 경우보다 더욱 저감시킬 수 있다. 이와 같이, 본 실시예의 반도체 장치에 따르면, 배선 패턴(34)과 콘택트(44)와의 쇼트를 확실하게 방지하고, 또한 콘택트(44)와 실리콘 기판(10)과의 접촉 저항을 충분히 작은 값으로 할 수 있다.
이하, 본 실시예의 반도체 장치의 제조 방법의 주요부에 대해 설명한다. 또한, 이하의 설명에서 단계 1 ∼ 단계 10의 처리는, 실시예 1의 경우와 동일한 처리이다.
본 실시예의 반도체 장치의 제조 공정에서는 도 9에 도시된 바와 같이 실리콘 기판(10) 위에 산화막(54)이 형성된다(단계 11).
산화막(54)은, 감압 또는 상압 CVD 법에 따라, 비도핑의 실리콘 산화막을 50㎚ ∼ 100㎚ 퇴적시킴으로써 형성된다.
이어서, 산화막(54)의 상부에 질화막 하벽층(60)이 형성된다(단계 12).
질화막 하벽층(60)은, CVD 법에 따라 실리콘 질화막 또는 질화 산화막, 또는 이들을 중첩한 막을 막 두께 20㎚ ∼ 100㎚ 퇴적시킴으로써 형성된다. 질화막 하벽층(60)의 상부에는, 배선층(48) 및 질화막 상부벽층(50)이 차례로 형성된다(단계2, 3).
상기된 처리가 종료되면 질화막 상부벽층(50), 배선층(48) 및 질화막 하벽층(60)에 RIE 법등의 드라이 에칭을 실시함으로써, 도 10에 도시된 바와 같이 원하는 배선 패턴 형상을 형성하는 처리가 실행된다(단계 13).
이 후, 실시예 1의 경우와 마찬가지로 질화막층(52)을 형성하는 처리(도 11, 단계 5), 질화막 측벽(38)을 형성하는 처리(도 12, 단계 6), 콘택트홀(42)을 형성하는 처리(도 13, 단계7, 8)가 차례로 실행된다.
상기된 처리가 종료되면, 이어서 실시예 1의 경우와 마찬가지로 HF 등의 웨트계의 산화막 에칭에 의해, 산화막(26)을 등방적으로 에칭하는 처리가 실행된다(단계 14).
본 실시예에서, 상기 단계 14에서의 에칭 처리는, 질화막(36, 38, 56)에 대해 충분히 높은 선택비를 갖는 조건으로 실행된다. 또한, 본 실시예에서 그 에칭은 산화막(54)의 측단면(58)이 질화막 하벽(56)의 하부에 이를 때까지 계속된다.
상기된 처리에 따르면, 질화막(36, 38 및 56)을 에칭의 스토퍼로서 기능시킴으로써 배선 패턴(34)의 노출을 확실하게 방지하면서, 콘택트 홀(42)의 하단부를, 질화막 측벽(38)의 하부에 크게 들어갈 수 있다. 이 후, 실시예 1의 경우와 마찬가지로 콘택트 홀(42)의 내부에 콘택트(44)를 형성하는 처리가 실행된다(도 8, 단계 10).
상기된 처리에 따르면, 배선 패턴(34)과 콘택트(44)의 쇼트를 확실하게 방지하면서, 콘택트(44)의 하단부에, 실시예 1의 경우보다 더욱 큰 면적을 확보할 수가 있다. 이 때문에, 본 실시예의 제조 방법에 따르면, 콘택트(44)와 실리콘 기판(10)과의 접촉 저항이 작은 반도체 장치를 안정적으로 제조할 수가 있다.
또한, 상기된 실시예에서는 단계 11이 상기 청구항 3에 기재된 「산화막 형성 단계」에, 단계 2가 상기 청구항 3에 기재된 「배선층 형성 단계」에, 단계 3이 상기 청구항 3에 기재된 「상부벽층 형성 단계」에, 단계 13이 상기 청구항 3에 기재된 「패턴 형성 단계」에, 단계 5 및 6이 상기 청구항 3에 기재된 「측벽 생성 단계」에, 단계 7, 8 및 14가 상기 청구항 3에 기재된 「콘택트 홀 형성 단계」에, 또한 단계 10이 상기 청구항 3에 기재된 「콘택트 형성 단계」에, 각각 상당한다.
실시예 3.
이어서, 도 15 내지 도 18을 참조하여, 본 발명의 실시예 3에 대해 설명한다. 또한, 각 도면에서 상기 도 1 내지 도 14에 도시된 요소와 동일 요소에 대해서는, 동일 부호를 붙여 그 설명을 생략 또는 간략하게 한다.
도 15는, 본 발명의 실시예 3의 반도체 장치의 단면도를 나타낸다. 본 실시예의 반도체 장치는, 콘택트(44)가 플러그(62)를 통해 실리콘 기판(10)에 접속되어 있는 점을 제외하고, 실시예 1의 반도체 장치와 동일한 구조를 갖고 있다.
즉, 본 실시예에서 실리콘 기판(10) 위에는 플러그(62), 및 층간 산화막(64)이 형성되어 있다. 플러그(62)는, (1) CVD 법에 따라 퇴적시킨 다결정 실리콘이나 비정질 실리콘(P, As 등을 도핑한 것), (2) Ti, TiN 또는 W 등과 같은 고융점 금속막의 실리사이드막, 또는 (3) 이들을 중첩한 막, 또는 (4) W, Al과 같은 도전성 금속막으로 형성된다. 한편, 층간 산화막(64)은, 감압 또는 상압 CVD 법에 따라, 비도핑 또는 인 또는 붕소를 도핑한 실리콘 산화물을, 100nm ∼ 1000nm의 막 두께로 퇴적시킴으로써 형성된다.
본 실시예의 반도체 장치의 구조에 따르면, 실시예 1과 마찬가지로 콘택트(44)가 실리콘 기판(10)과 직접 접속하는 경우와 마찬가지로, 콘택트(44)와 실리콘 기판(10) 사이에 플러그(62)가 개재하는 경우에도, 콘택트(44)의 접촉 저항을 억제할 수가 있다.
이하, 본 실시예의 반도체 장치의 제조 방법의 주요부에 대해 설명한다.
본 실시예의 반도체 장치의 제조 과정에서는, 우선 실리콘 기판(10) 위에 층간 산화막(64)을 퇴적시킨 후, RIE 법등의 드라이 에칭에 의해 원하는 콘택트 홀(66)이 형성된다(도 16, 단계 15).
이어서, 실리콘 기판(10)의 전면에 실리콘막(68)을 퇴적시킨 후(도 17, 단계 16), RIE 법등의 드라이 에칭이나 CMP 등의 연마 장치에 의한 에치백에 의해 플러그(62)가 형성된다(도 18, 단계 17). 이후, 실시예 1의 경우와 마찬가지로 상술된단계 1 ∼ 10의 처리가 실행됨에 따라 본 실시예의 반도체 장치가 제조된다(도 15).
실시예 4.
이어서, 도 19를 참조하여 본 발명의 실시예 4에 대해 설명한다. 또한, 도 19에서 상기 도 1 내지 도 18에 도시된 요소와 동일 요소에 대해서는, 동일 부호를 붙여 그 설명을 생략 또는 간략하게 한다.
도 19는, 본 발명의 실시예 4의 반도체 장치의 단면도를 나타낸다. 본 실시예의,
반도체 장치는, 콘택트(44)와 실리콘 기판(10) 사이에 콘택트(44)보다 지름이 작은 플러그(70)를 구비하고 있는 점을 제외하고, 실시예 3의 반도체 장치와 동일한 구조를 갖고 있다.
본 실시예의 반도체 장치는, 플러그(70)의 지름을 작게 하는 것을 제외하고, 실시예 3의 반도체 장치와 동일한 제조 방법에 따라 제조할 수가 있다. 플러그(70)의 지름이 콘택트(44)의 하단부의 지름보다 작은 경우, 즉 플러그(70)의 지름이 콘택트홀(42)의 개구부의 지름보다 작은 경우, 산화막(26)을 등방성 에칭에 의해 제거할 때에(도 7, 단계 9 참조), 플러그(70) 주위의 층간 산화막(64)이 산화막(26)과 함께 제거된다. 이 때문에, 플러그(70)의 지름이 콘택트(44)의 지름보다 작은 경우에는, 상기된 제조 방법이 이용됨에 따라 도 19에 도시된 구조가 실현된다.
도 19에 도시된 구조에 따르면, 콘택트(44)의 저면이 플러그(70)의 상면과접촉함과 동시에, 상단부 근방에서 플러그(70)의 측면이 콘택트(44)에 의해 포위된다. 이 때문에, 도 19에 도시된 구조에 따르면, 플러그(70)의 지름이 작은 것에 상관없이, 콘택트(44)와 플러그(70)와의 접촉 저항이 충분히 작은 값이 된다. 따라서, 본 실시예의 반도체 장치에 따르면, 실시예 3의 경우와 마찬가지로, 콘택트(44)의 접촉 저항을 억제할 수가 있다.
실시예 5.
이어서, 도 20 내지 도 23을 참조하여, 본 발명의 실시예 5에 대해 설명한다. 또한, 각 도면에서 상기 도1 내지 도 19에 나타낸 요소와 동일 요소에 대해서는, 동일 부호를 붙여 그 설명을 생략 또는 간략하게 한다.
도 20은, 본 발명의 실시예 5의 반도체 장치의 단면도를 나타낸다. 본 실시예의 반도체 장치는, 콘택트(44)가 배선(72)에 직접 접속하고 있는 점을 제외하고, 실시예 1의 반도체 장치와 동일한 구조를 갖고 있다.
즉, 본 실시예에서, 실리콘 기판(10) 위에는 배선(72), 및 층간 산화막(74)이 형성되어 있다. 본 실시예의 반도체 장치의 구조에 따르면, 실시예 1과 같이 콘택트(44)가 실리콘 기판(10)과 직접 접속하는 경우와 마찬가지로, 콘택트(44)가 배선(72)과 직접 접속하는 경우에도, 콘택트(44)의 접촉 저항을 억제할 수가 있다.
이하, 본 실시예의 반도체 장치의 제조 방법의 주요부에 대해 설명한다.
본 실시예의 반도체 장치의 제조 과정에서는, 우선 실리콘 기판(10) 위에 층간 산화막(74)을 퇴적시킨 후, RIE 법등의 드라이 에칭에 의해 원하는 홈(76)이 형성된다(도 21, 단계 18).
이어서, 실리콘 기판(10)의 전면에 실리콘막(78)을 퇴적시킨 후(도 22, 단계 19), RIE 법등의 드라이 에칭이나 CMP, 또는 다이신(damascene) 등의 연마 장치에 의한 에치백에 의해 배선(72)이 형성된다(도 23, 단계 20). 이후, 실시예 1의 경우와 마찬가지로, 상술된 단계1 ∼ 10의 처리가 실행됨에 따라 본 실시예의 반도체 장치가 제조된다(도 20).
실시예 6.
이어서, 도 24를 참조하여, 본 발명의 실시예 6에 대해 설명한다. 또한, 도 24에서 상기 도1 내지 도 23에 도시된 요소와 동일 요소에 대해서는, 동일 부호를 붙여 그 설명을 생략 또는 간략하게 한다.
도 24는, 본 발명의 실시예 6의 반도체 장치의 단면도를 나타낸다. 본 실시예의 반도체 장치는, 콘택트(44)와 실리콘 기판(10) 사이에, 콘택트(44)의 지름보다 폭이 작은 배선(80)을 구비하고 있는 점을 제외하고, 실시예 5의 반도체 장치와 동일한 구조를 갖고 있다.
본 실시예의 반도체 장치는, 배선(80)의 폭을 작게 하는 것을 제외하고, 실시예 5의 반도체 장치와 동일한 제조 방법에 따라 제조할 수가 있다. 배선(80)의 폭이 콘택트(44)의 하단부의 지름보다 작은 경우, 즉 배선(80)의 폭이 콘택트 홀(42)의 개구부의 지름보다 작은 경우, 산화막(26)을 등방성 에칭에 의해 제거할 때에(도 7, 단계 9 참조), 배선(80) 주위의 층간 산화막(74)이 산화막(26)과 함께 제거된다. 이 때문에, 배선(80)의 폭이 콘택트(44)의 지름보다 작은 경우에는, 상기된 제조 방법이 이용됨에 따라 도 24에 도시된 구조가 실현된다.
도 24에 도시된 구조에 따르면, 콘택트(44)의 저면이 배선(80)의 상면과 접촉함과 동시에, 상단부 근방에서 배선(80)의 측면이 콘택트(44)에 의해 포위된다. 이 때문에, 도 24에 도시된 구조에 따르면, 배선(80)의 폭이 작은 것에 상관없이, 콘택트(44)와 배선(80)과의 접촉 저항이 충분히 작은 값이 된다. 따라서, 본 실시예의 반도체 장치에 따르면, 실시예 5의 경우와 마찬가지로 콘택트(44)의 접촉 저항을 억제할 수가 있다.
실시예 7.
이어서, 도 25를 참조하여, 본 발명의 실시예 7에 대해 설명한다. 또한, 도 25에서 상기 도 1 내지 도 24에 도시된 요소와 동일 요소에 대해서는 동일 부호를 붙여 그 설명을 생략 또는 간략하게 한다.
도 25는, 본 발명의 실시예 7의 반도체 장치의 단면도를 나타낸다. 본 실시예의 반도체 장치는, 실시예 3(도 15 참조)의 경우와 마찬가지로 콘택트(44)와 실리콘 기판(10)사이에 플러그(62)를 구비하고 있다. 본 실시예의 반도체 장치는, 상기된 플러그(62)를 구비하는 점을 제외하고 실시예 2(도 8참조)의 반도체 장치와 동일한 구조를 갖고 있다.
상술된 바와 같이, 실시예 2의 구조에 따르면, 콘택트(44)의 하단부를 질화막 하벽(56)의 하부까지 확대할 수가 있다. 이 때문에, 본 실시예의 반도체 장치에 따르면, 콘택트(44)와 플러그(62)와의 접촉 저항을, 실시예 3의 경우보다 더욱 작게 할 수가 있다. 또한, 본 실시예의 반도체 장치는, 상술된 각 단계의 처리를, 단계 15 ∼ 17 → 11 → 12 → 2 → 3 → 13 → 5 ∼ 8 → 14 → 10의 순으로 실행함으로써 제조할 수가 있다.
실시예 8.
이어서, 도 26을 참조하여, 본 발명의 실시예 8에 대해 설명한다. 또한, 도 26에서 상기 도 1 내지 도 25에 도시된 요소와 동일 요소에 대해서는, 동일 부호를 붙여 그 설명을 생략 또는 간략하게 한다.
도 26은, 본 발명의 실시예 8의 반도체 장치의 단면도를 나타낸다. 본 실시예의 반도체 장치는, 실시예 4(도 19 참조)의 경우와 마찬가지로 콘택트(44)와 실리콘 기판(10) 사이에 지름이 작은 플러그(70)를 구비하고 있다. 본 실시예의 반도체 장치는, 상기된 플러그(70)를 구비하는 점을 제외하고 실시예 2(도 8 참조)의 반도체 장치와 동일한 구조를 구비하고 있다.
상기된 구조에 따르면, 콘택트(44)의 하단부를 질화막 하벽(56)의 하부까지 확대할 수가 있다. 이 때문에, 본 실시예의 반도체 장치에 따르면, 콘택트(44)와 플러그(70)와의 접촉 저항을, 실시예 4의 경우보다 더욱 작게 할 수가 있다. 또한, 본실시예의 반도체 장치는, 플러그의 폭을 좁히는 것을 제외하고 상술된 실시예 7의 경우와 동일한 처리에 따라 제조할 수가 있다.
실시예 9.
이어서, 도 27을 참조하여, 본 발명의 실시예 9에 대해 설명한다. 또한, 도 27에서 상기 도 1 내지 도 26에 도시된 요소와 동일 요소에 대해서는, 동일 부호를 붙여 그 설명을 생략 또는 간략하게 한다.
도 27은, 본 발명의 실시예 9의 반도체 장치의 단면도를 나타낸다. 본 실시예의 반도체 장치는, 실시예 5(도 20 참조)의 경우와 마찬가지로 콘택트(44)와 실리콘 기판(10)사이에 배선(72)을 구비하고 있다. 본 실시예의 반도체 장치는, 상기된 배선(72)을 구비하는 점을 제외하고 실시예 2(도 8참조)의 반도체 장치와 동일한 구조를 구비하고 있다.
상기된 구조에 따르면, 콘택트(44)의 하단부를 질화막 하벽(56)의 하부까지 확대할 수가 있다. 이 때문에, 본 실시예의 반도체 장치에 따르면, 콘택트(44)와 배선(72)과의 접촉 저항을, 실시예 5의 경우보다 더욱 작게 할 수가 있다. 또한, 본실시예의 반도체 장치는, 상술된 각 단계의 처리를, 단계 18 ∼ 20 → 11 → 12 → 2 → 3 → 13 → 5 ∼ 8 → 14 → 10의 순으로 실행함으로써 제조할 수가 있다.
실시예 10.
이어서, 도 28을 참조하여 본 발명의 실시예 10에 대해 설명한다. 또한, 도 28에서 상기 도 1 내지 도 27에 도시된 요소와 동일 요소에 대해서는, 동일 부호를 붙여 그 설명을 생략 또는 간략하게 한다.
도 28은, 본 발명의 실시예 10의 반도체 장치의 단면도를 나타낸다. 본 실시예의 반도체 장치는, 실시예 6(도 24 참조)의 경우와 마찬가지로 콘택트(44)와 실리콘 기판(10) 사이에 폭이 가는 배선(80)을 구비하고 있다. 본 실시예의 반도체 장치는, 상기된 배선(80)을 구비하는 점을 제외하고 실시예 2 (도 8 참조)의 반도체 장치와 동일한 구조를 구비하고 있다.
상기된 구조에 따르면, 콘택트(44)의 하단부를 질화막 하벽(56)의 하부까지 확대할 수가 있다. 이 때문에, 본 실시예의 반도체 장치에 따르면, 콘택트(44)와배선(80)과의 접촉 저항을, 실시예 6의 경우보다 더욱 작게 할 수가 있다. 또한, 본 실시예의 반도체 장치는, 배선의 폭을 좁히는 것을 제외하고 상술된 실시예 9의 경우와 동일한 처리에 따라 제조할 수가 있다.
그런데, 상술된 각종 실시예에서는, 배선(34) 사이에 콘택트 홀(42)을 설치하여 그 내부에 기둥 위의 콘택트(44)를 형성하고 있지만, 본 발명은 이에 한정되는 것이 아니라, 콘택트 홀(42)을 대신하여 홈을 형성하고, 그 내부에 콘택트(44)를 대신하여 작은 접촉 저항으로 실리콘 기판(10)에 접촉할 수 있는 배선을 형성하는 것으로 해도 된다.
마지막으로, 본 발명에는 아래에 나타낸 바와 같은 기술적 한정을 가하는 것이 가능한 것을 부기한다.
(1) 상기 산화막의 측단면이, 상기 질화막 측벽의 하부에 위치하는 것을 특징으로 하는 청구항2에 기재된 반도체 장치.
상기된 반도체 장치에 따르면, 산화막의 측단면이 질화막 측면의 하부에 위치하고 있다. 이 때문에, 배선 패턴과 콘택트를 산화막과 질화막 측벽에서 확실하게 절연하여 양자의 쇼트를 확실하게 방지할 수가 있다.
(2) 상기 배선 패턴과 상기 산화막 사이에, 상기 질화막 측벽에 사이에 끼워지도록 형성된 질화막 하벽을 구비하는 것을 특징으로 하는 청구항1에 기재된 반도체 장치.
상기된 반도체 장치에 따르면, 배선 패턴의 하부에 질화막 하벽을 설치함으로써, 배선 패턴이 질화막으로 둘러싸인 상태를 형성할 수 있다. 이 때문에, 산화막의 측단면이 질화막 측벽의 표면으로부터 인입되는 구조라도, 배선 패턴과 콘택트를 질화막 하벽에서 절연하고, 양자의 쇼트를 확실하게 방지할 수가 있다.
(3) 상기 산화막의 측단면이, 상기 질화막 하벽의 하부에 위치하는 것을 특징으로 하는 상기 (2)에 기재된 반도체 장치.
상기된 반도체 장치에 따르면, 질화막 하벽이 존재하기 때문에, 산화막의 측단면이 질화막 측벽의 이측면보다 더욱 후퇴해도, 배선 패턴과 콘택트와의 쇼트를 확실하게 방지할 수가 있다. 또한, 상기된 장치에 따르면, 산화막의 측단면이 질화막 측벽의 이측면보다 더욱 후퇴하는 것에 기인하여 즉 산화막의 측단면이 질화막 하벽의 하부에 위치하는 것에 기인하여, 콘택트의 접촉 저항을 충분히 억제할 수가 있다.
(4) 상기 배선 패턴 형성 단계는, 상기 배선 패턴에 피복되어 있지 않은 부분에서의 상기 산화막의 상면이, 상기 배선 패턴의 하부에서의 상기 산화막의 상면보다 낮아지도록, 상기 산화막을 에칭하는 제1 산화막 에칭 단계를 구비하는 것을 특징으로 하는 청구항3에 기재된 반도체 장치의 제조 방법.
상기된 제조 방법에 따르면, 상기 청구항2에 기재된 반도체 장치의 구조를 실현할 수가 있다.
(5) 상기 콘택트 홀 형성 단계는, 상기 산화막의 측단면이 상기 질화막 측벽의 하부에 위치하도록 상기 산화막을 에칭하는 제2 산화막 에칭 단계를 구비하는 것을 특징으로 하는 상기 (4)에 기재된 반도체 장치의 제조 방법.
상기된 제조 방법에 따르면, 상기 (1)에 기재된 반도체 장치의 구조를 실현할 수가 있다.
(6) 상기 산화막의 상부에 질화막 하벽층을 형성하는 하벽층 형성 단계를 구비하고, 상기 배선층 형성 단계에서는, 상기 질화막 하벽층 위에 상기 배선층이 형성되고,
상기 패턴 형성 단계는, 상기 배선층 및 상기 질화막 상부벽층과 마찬가지로 상기 질화막 하벽층을 원하는 배선 패턴 형상으로 함으로써 질화막 하벽을 형성하는 하벽층 형성 단계를 구비하는 것을 특징으로 하는 청구항 3에 기재된 반도체 장치의 제조 방법.
상기된 제조 방법에 따르면, 상기 (2)에 기재된 반도체 장치의 구조를 실현할 수가 있다.
(7) 상기 콘택트 홀 형성 단계는, 상기 산화막의 측단면이 상기 질화막 하벽의 하부에 위치하도록 상기 산화막을 에칭하는 제3 산화막 에칭 단계를 구비하는 것을 특징으로 하는 상기 (6)에 기재된 반도체 장치의 제조 방법.
상기된 제조 방법에 따르면, 상기 (3)에 기재된 반도체 장치의 구조를 실현할 수가 있다.
본 발명은 이상 설명된 바와 같이 구성되어 있으므로, 이하에 도시된 바와 같은 효과를 발휘한다.
청구항 1에 기재된 발명에 따르면, 배선 패턴이 질화막 상부벽 및 질화막 측벽에 의해 보호되어 있다. 이 때문에, 본 발명의 반도체 장치의 콘택트는, 자기정합법에 따라 형성할 수가 있다. 또한, 본 발명에서, 콘택트는 산화막이 인입되고 있는 만큼 질화막 측벽의 하부에 진입하고 있다. 이 때문에, 본 발명의 반도체 장치에 따르면, 콘택트의 단면에 큰 면적을 확보하여, 콘택트의 접촉 저항을 억제할 수가 있다.
청구항 2에 기재된 발명에 따르면, 배선 패턴의 하부에서의 산화막의 상면이, 질화막 측벽의 저면보다 높은 위치에 형성되어 있다. 이 때문에, 본 발명에 따르면, 산화막의 측단면이 질화막 측면의 표면으로부터 인입되는 구조라도, 배선 패턴과 콘택트 사이에 확실하게 산화막을 잔존시킬 수 있어, 양자의 쇼트를 확실하게 방지시킬 수가 있다.
청구항 3에 기재된 발명에 따르면, 상기 청구항 1에 기재된 반도체 장치의 구조를 실현할 수가 있다.

Claims (3)

  1. 배선 패턴;
    상기 배선 패턴 상에 형성된 질화막 상부벽;
    상기 배선 패턴의 측면에 형성된 질화막 측벽;
    상기 배선 패턴에 끼워지는 위치에, 상기 질화막 상부벽 및 상기 질화막 측벽에 의해 상기 배선 패턴으로부터 절연된 상태로 형성된 콘택트; 및
    상기 배선 패턴의 하측에 형성되고, 상기 질화막 측벽의 저면보다 낮은 위치에 저면을 구비한 산화막
    을 포함하고, 상기 산화막의 측단면이 상기 질화막 측벽의 표면에 비해 상기 배선 패턴측으로 인입된 위치에 형성되어 있으며, 상기 콘택트가 상기 질화막 측벽의 하부에 들어가 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 배선 패턴의 하부에 있어서, 상기 산화막의 상면이 상기 질화막 측벽의 저면보다 높은 위치에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 반도체 기판 상에 산화막을 형성하는 산화막 형성 단계;
    상기 산화막 상에 배선층을 형성하는 배선층 형성 단계;
    상기 배선층 위에 질화막 상부벽층을 형성하는 상부벽층 형성 단계;
    상기 배선층 및 상기 질화막 상부벽층을 원하는 배선 패턴 형상으로 하여, 배선 패턴 및 질화막 상부벽을 형성하는 패턴 형성 단계;
    상기 배선 패턴 및 상기 질화막 상부벽의 측면에 질화막 측벽을 형성하는 측벽 생성 단계;
    층간 산화막을 퇴적한 후에, 상기 배선 패턴이 끼워지는 위치에, 상기 질화막 상부벽 및 상기 질화막 측벽이 잔존하도록 콘택트 홀을 형성하는 제1 형성 단계;
    상기 콘택트홀의 내부에, 상기 산화막의 측단면이, 상기 질화막 측벽의 표면에 비해 상기 배선 패턴측으로 인입된 위치에 형성되도록, 질화막에 대하여 높은 선택비로 산화막을 제거할 수 있는 조건으로 상기 산화막을 등방적으로 에칭하는 제2 형성 단계; 및
    상기 제2 형성 단계 후에, 상기 콘택트홀의 내부에 콘택트를 형성하는 콘택트 형성 단계
    를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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